基于FPGA的采集卡的圖像增強(qiáng)算法應(yīng)用研究

　　2.2 圖像增強(qiáng)算法的FPGA實(shí)現(xiàn)

　　利用現(xiàn)場可編程門陣列(FPGA)的并行、實(shí)時(shí)處理的特性，實(shí)現(xiàn)圖像增強(qiáng)的片上集成系統(tǒng)(SoC)。系統(tǒng)將圖2 中的r1 ，r2 ，s1 和s2 設(shè)計(jì)成接口參數(shù)，用戶通過主控計(jì)算機(jī)的應(yīng)用程序可以反復(fù)配置參數(shù)，直到得到預(yù)期的結(jié)果為止。

　　2.2.1 FPGA算法的VHDL實(shí)現(xiàn)

　　為了方便闡述，把整個(gè)FPGA 實(shí)現(xiàn)圖像增強(qiáng)算法，分為幾個(gè)階段。首先，PC 機(jī)通過應(yīng)用程序送r1 ，r2 ，s1和s2 。而后，由驅(qū)動程序中的定點(diǎn)化程序?qū)⑾禂?shù)進(jìn)行定點(diǎn)化，后通過PCI9054把式(2)中k1 ，k2 ，k3 ，r1 ，r2 ，s1 ，s2 和移位參數(shù)bit1 ，bit2 ，bit3 送到FPGA的內(nèi)部寄存器中。這樣，F(xiàn)PGA中嵌入的圖像增強(qiáng)算法模塊就能從SDRAM 中取出原始圖像數(shù)據(jù)進(jìn)行增強(qiáng)，并把經(jīng)處理后的圖像數(shù)據(jù)存回SDRAM中。圖像增強(qiáng)模塊首先取回?cái)?shù)據(jù)，對取回的數(shù)據(jù)進(jìn)行判斷，把圖像數(shù)據(jù)分為3個(gè)區(qū)間。并做相應(yīng)的減法。結(jié)果跟定點(diǎn)后的系數(shù)進(jìn)行定點(diǎn)乘法，之后將結(jié)果數(shù)據(jù)進(jìn)行移位操作，然后通過累加輸出結(jié)果。常用的并行處理有兩種最基本的連接模式：流水線連接和并行陣列連接。針對該算法，采用流水線連接方式進(jìn)行。在流水線結(jié)構(gòu)中，一個(gè)大任務(wù)被分解成復(fù)雜性大致相同的小任務(wù)，各小任務(wù)在流水線上同時(shí)執(zhí)行，整個(gè)任務(wù)的速度取決于執(zhí)行時(shí)間最長的子任務(wù)的執(zhí)行時(shí)間。在本論文設(shè)計(jì)中把增強(qiáng)算法模塊化分成判斷模塊，減法模塊，乘法模塊，移位模塊和累加模塊，并將其進(jìn)行流水連接。算法邏輯框圖如圖3所示。

　　Cyclone器件中的M4K 塊支持軟乘法器，在設(shè)計(jì)中采用ALTERA的IP實(shí)現(xiàn)。乘法器的IP核如圖4所示。

　　2.2.2 FPGA算法調(diào)試結(jié)果分析

　　通過SignalTap抓取圖像值為0×08的圖像增強(qiáng)算法的調(diào)試結(jié)果見圖5.系數(shù)k1 為1，bit1 為4時(shí)，圖像經(jīng)算法后的像素值image_data_out為1，符合算法結(jié)果正確。

　　3 結(jié)論

　　本文設(shè)計(jì)開發(fā)了一款以FPGA 為核心控制芯片的嵌入式圖像采集卡。采集卡以FPGA 為邏輯和算法實(shí)現(xiàn)的核心器件，不僅實(shí)現(xiàn)了傳統(tǒng)意義上的圖像采集，而且實(shí)現(xiàn)了CCD 相機(jī)控制和激光器同步曝光功能，打破了以往單純靠增加硬件設(shè)備實(shí)現(xiàn)同步控制的方法，簡化了系統(tǒng)硬件結(jié)構(gòu)并節(jié)約系統(tǒng)成本。此外，在系統(tǒng)中嵌入了圖像增強(qiáng)算法和采用PCI接口與計(jì)算機(jī)連接滿足了高速采集的要求。根據(jù)所選芯片的自身特點(diǎn)，設(shè)計(jì)了相關(guān)的圖像增強(qiáng)算法。用VHDL和原理圖結(jié)合的方法對FPGA 進(jìn)行編程，實(shí)現(xiàn)了圖像采集系統(tǒng)的各個(gè)功能模塊。在FPGA內(nèi)嵌入了圖像增強(qiáng)集成系統(tǒng)，用硬件并行處理實(shí)現(xiàn)，經(jīng)仿真該法效果很好。