一種基于FPGA的電子穩(wěn)像系統(tǒng)的研究與設(shè)計

　　1 系統(tǒng)涉及的關(guān)鍵技術(shù)

　　攝像頭輸入的PAL制式電視信號首先通過視頻處理接口完成對其解碼、同步和數(shù)字化的工作，數(shù)字化后的圖像信息進入到由FPGA實現(xiàn)的幀存控制器中，完成數(shù)據(jù)的交換(數(shù)據(jù)的緩沖)，同時完成系統(tǒng)要求的去隔行和放大的操作，最后處理好的數(shù)據(jù)通過VGA控制器，完成時序變化，經(jīng)視頻、A變?yōu)槟M信號送到VGA監(jiān)視器上實時顯示。

　　1.1 視頻處理接口

　　由于在進行視頻處理時，多為從攝像頭輸入模擬信號，如NTSC或PAL制式電視信號，除圖像信號外，還包括行同步信號、行消隱信號、場同步信號、場消隱信號以及槽脈沖信號等。因而對視頻信號進行A/D轉(zhuǎn)換的電路也非常復雜。Philips公司將這些轉(zhuǎn)換電路集成到了一塊芯片中，從而生產(chǎn)出功能強大的視頻輸入處理芯片SAA7111，為視頻信號的數(shù)字化應(yīng)用提供了極大的方便。

　　系統(tǒng)設(shè)計采用SAA7111對復合信號進行采樣、同步產(chǎn)生、亮色分離并輸出標準的數(shù)字化信號。SAA7111輸出的數(shù)字化圖像信息符合CCIR.601建議，PAL制式的模擬信號數(shù)字化后的圖像分辨率為720×572，像素時鐘13.5MHz。在本穩(wěn)像系統(tǒng)中要求圖像輸出符合VGA(640×480，60Hz)標準，因此在采集數(shù)據(jù)時要對數(shù)據(jù)進行選擇，避開行、場消隱信號和部分有效像素信息，在較大的圖像中截取所需要的大小。SAA7111向幀存控制電路輸出像素時鐘(LCC2)、水平參數(shù)(HREF)、垂直參考(VREF)、奇偶場標志信號(ODD)和16位像素信息(RGB565).其中LCC2用來同步整個采集系統(tǒng);HREF高電平有效，對應(yīng)一行720個有效像素;VREF高電平有效，對應(yīng)一場信號中的286個有效行;ODD=1時，標志當前場為奇數(shù)場;ODD=0時，標志當前場為偶數(shù)場。采用16位RGB表示每個像素的彩色信息。圖1(a)為數(shù)字化圖像中的一行像素的時序圖。其中兩個HREF分別表示有效行的起始與結(jié)束位置，實際為一個信號;可以清楚地看到一行中有效的720個像素與像素時鐘LLC2的對應(yīng)關(guān)系，在采集時通過幀存器控制電路選擇其中部的640個像素進行采集。圖1(b)為一幀數(shù)字圖像的輸出時序圖。可以看到在第624～22行時，VREF處于無效狀態(tài)，因此在后續(xù)的采集中，這部分的信息不予處理并通過ODD的電平區(qū)分奇偶場數(shù)據(jù)。