一種基于FPGA的電子穩(wěn)像系統(tǒng)的研究與設(shè)計(jì)

　　1.5 VGA接口控制器

　　標(biāo)準(zhǔn)的VGA(640×480，60Hz)接口需要提供以下幾組信號(hào)：3個(gè)RGB模擬信號(hào)、行同步信號(hào)HS和場(chǎng)同步信號(hào)VS。它的信號(hào)時(shí)序如圖6所示。

　　圖6中VS為場(chǎng)同步信號(hào)，場(chǎng)周期為16.683ms，每場(chǎng)有525行，其中480行為有效顯示行，45行為場(chǎng)消隱區(qū)，場(chǎng)同步信號(hào)每場(chǎng)有一個(gè)脈沖，該脈沖的低電平寬度為63μs(2行)。行周期為31.78μs，每顯示行包括800點(diǎn)，其中640點(diǎn)為有效顯示區(qū)，160點(diǎn)為行消隱區(qū)(非顯示區(qū))。行同步信號(hào)HS每行有一個(gè)脈沖。該脈沖的低電平寬度為3.81μs(即96個(gè)脈沖)。因此，VGA控制器的任務(wù)就是按要求產(chǎn)生所需要的時(shí)序。

　　DISCLK為視頻顯示時(shí)鐘，頻率為25MHz，首先輸入到模等于800的像素計(jì)數(shù)器中，輸出的計(jì)數(shù)值與一個(gè)預(yù)先設(shè)好的比較器進(jìn)行比較，當(dāng)計(jì)數(shù)器的值大于160時(shí)，輸出高電平，反之輸出低電平，作為行同步信號(hào);同理，利用一個(gè)模等于525的計(jì)數(shù)器對(duì)行同步信號(hào)進(jìn)行計(jì)數(shù)和一個(gè)閾值為45的比較器可以產(chǎn)生所需要的場(chǎng)同步脈沖VS。

　　產(chǎn)生的行、場(chǎng)同步信號(hào)和像素顯示時(shí)鐘分別被送到兩個(gè)地址發(fā)生器中，產(chǎn)生所需要的控制幀存儲(chǔ)器的地址信號(hào)。由于前面介紹的幀存控制器中采用為每行數(shù)據(jù)提供1024個(gè)存儲(chǔ)空間的辦法，因此在數(shù)據(jù)讀出時(shí)也要進(jìn)行相應(yīng)管理。低位地址發(fā)生器產(chǎn)生的地址數(shù)據(jù)與一個(gè)比較器進(jìn)行比較。當(dāng)?shù)刂沸∮?40時(shí)，幀存儲(chǔ)器的讀信號(hào)MEMRD位低電平有效，否則無效，這樣有效像素?cái)?shù)據(jù)就被完整地提出。由于VGA是一個(gè)模擬的接口標(biāo)準(zhǔn)，RGB彩色信息需要輸入模擬量，因此幀存儲(chǔ)器輸出的數(shù)字信息還要經(jīng)過D/A變換。系統(tǒng)先用飛利浦公司出品的TDA8771AH，它內(nèi)部集成了三個(gè)視頻D/A轉(zhuǎn)換器，基于電阻網(wǎng)絡(luò)架構(gòu)，轉(zhuǎn)換速率最高可達(dá)35MHz。由于它專用于數(shù)字電視、視頻處理等相關(guān)領(lǐng)域，因此使用十分簡(jiǎn)單，只需要提供24bit數(shù)字信息和一個(gè)轉(zhuǎn)換時(shí)鐘即可。VGA控制器原理圖如圖7所示。