AT84AD001型ADC在高速信號采集系統(tǒng)中的應(yīng)用

圖2為并行交替工作模式下ADC工作時序圖，兩通道都使用I通道輸入模擬信號，外部輸入時鐘作為I通道工作時鐘，Q通道的工作時鐘與I通道工作時鐘同頻反相，DMUX擇1：2。

在圖2所示的ADC工作時序中，數(shù)據(jù)輸出延遲TDO是一個固定的延時值，總的延時等于固定延時與流水線傳輸延時之和。在DMUX設(shè)置為1：2時，I通道兩組數(shù)據(jù)的流水線傳輸延時分別為4個時鐘周期和3個時鐘周期，Q通道則分別為3.5個時鐘周期和2.5個時鐘周期，這種設(shè)計(jì)可以使ADC兩個通道的轉(zhuǎn)換數(shù)據(jù)在同一相位輸出，有利于接收系統(tǒng)進(jìn)行同步數(shù)據(jù)讀取。5 系統(tǒng)設(shè)計(jì)

AT84AD001在圖2所示的工作時序下，輸出4路8 bit-500MS/s LVDS邏輯的數(shù)據(jù)，在采集系統(tǒng)設(shè)計(jì)中對與其接口器件的性能要求也較高。Altera公司的Stratix2系列FPGA-EP2S60F1020具有高達(dá)84個專用LVDS差分邏輯接收通道，每個LVDS通道數(shù)據(jù)傳輸速率最高達(dá)640 MS/s。一片EP2S60F1020即可滿足接收ADC輸出數(shù)據(jù)和邏輯控制的需要。由于ADC的輸出和FPGA的輸入均設(shè)計(jì)為LVDS邏輯標(biāo)準(zhǔn)，因此，ADC可直接與FPGA相連。Stratix2系列FPCA內(nèi)部具有專門的LVDS處理單元，可實(shí)現(xiàn)LVDS邏輯的串/并降速轉(zhuǎn)換，降低速率后的數(shù)據(jù)可提供給內(nèi)部DSP處理單元進(jìn)行處理。Stratix2系列FPGA的另外一個優(yōu)點(diǎn)是其內(nèi)部具有專門的高速數(shù)字鎖相環(huán)電路，能夠產(chǎn)生可供ADC電路使用的時鐘信號。

圖3所示為基于AT84AD001的2GHz數(shù)據(jù)采集系統(tǒng)的接口電路框圖。模擬輸入信號經(jīng)過前置放大濾波電路，再經(jīng)過一個射頻變壓器TP101將單端信號轉(zhuǎn)換為差分信號，送入AT84AD001的I通道模擬輸入端，由于所選的特殊的工作方式，Q通道的模擬輸入端無須輸入信號。ADC的工作時鐘CLKI由FPGA提供，F(xiàn)PGA輸入一個頻率較低的時鐘，經(jīng)內(nèi)部數(shù)字PLL倍頻和邏輯組合產(chǎn)生頻率為1GHz的工作時鐘，作為ADC的采樣時鐘CLKI。在圖2所示的工作模式下，ADC的數(shù)據(jù)準(zhǔn)備信號CLKIO可以作為系統(tǒng)數(shù)據(jù)采集和處理的同步時鐘，CLKIO為差分LVDS邏輯，速率為250MS/s，在時鐘的上升沿和下降沿均起作用。ADC輸出4路8bit-500MS/s的數(shù)據(jù)，共占用FPGA的32個LVDS邏輯輸入通道。ADC的三線串行接口通過一個AVR系列單片機(jī)ATmegal28L進(jìn)行控制，其中單片機(jī)產(chǎn)生的信號邏輯電壓為3.3V，而ADC三線接口邏輯電壓為2.25V，因此需要在單片機(jī)和ADC之間加一個緩沖器74LCX244進(jìn)行電平轉(zhuǎn)換。

6 結(jié)束語

介紹了采用高速BiCMOS技術(shù)的AT84AD001型模數(shù)轉(zhuǎn)換器，并將其應(yīng)用在2 GHz數(shù)字采集系統(tǒng)中。它的典型三線串口功能簡化了ADC的外圍電路設(shè)計(jì)，提高了超高速電路的性能。由AT84AD001及其接口器件EP2S60F1020構(gòu)成的數(shù)據(jù)采集系統(tǒng)采樣速率達(dá)到了2GS/s，可以應(yīng)用在現(xiàn)代寬帶通信中。隨著現(xiàn)代超寬帶技術(shù)的發(fā)展，這種超高速數(shù)據(jù)采集方案可以用來設(shè)計(jì)一種全數(shù)字化超寬帶(UWB)接收器的數(shù)據(jù)采集系統(tǒng)，以便將軟件無線電技術(shù)應(yīng)用于超寬帶通信系統(tǒng)中，而高速ADC在全數(shù)字化超寬帶接收器的設(shè)計(jì)中起了關(guān)鍵作用。