時鐘芯片的低功耗設計研究

　　由于振蕩電路和第一級分頻電路的輸入信號的頻率為晶振頻率，因此采用最低的工作電壓V dd1，以期將功耗降下來；對于第二級和第三級，采用的工作電壓V dd2比第一級略高；在第三級分頻后加一個緩沖器和電平轉換電路，采用的工作電壓V dd3高于V dd2，即V dd1

　　前三級分頻器電路由靜態(tài)主從型D觸發(fā)器和傳輸門組成，時鐘信號通過傳輸門加到鎖存器兩端。前一級的輸出為后一級的輸入。通過Spectres軟件對前三級分頻器的輸出特性進行仿真可知，當工作電壓最低為2V左右時，仍能保持正常工作，滿足低功耗設計要求。

　　綜上所述，ASIC低功耗設計應從多層次設計上考慮降低功耗問題。首先應從CMOS電路的功耗為源探討降低功耗的電路的體系結構，然后針對各個功耗較大的電路，逐個進行電路優(yōu)化和參數(shù)改進，從而實現(xiàn)對工作在高頻部分的電路的功耗進行控制，以滿足整個芯片的低功耗設計要求。這種低功耗設計方法通過在低功耗時鐘芯片上的設計得到很好的體現(xiàn)。經過實驗和流片后測試，都驗證了本文所提出的低功耗設計方案是可行的，不僅滿足了高性能低功耗時鐘芯片的設計要求，而且可以縮短設計周期。