基于DSP/FPGA高精度測(cè)量系統(tǒng)中多電源可靠性設(shè)計(jì)
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1DSP和FPGA的電源要求
系統(tǒng)采用Altera公司的Cyclone系列EPIC12型號(hào)FPGA和TI公司的TMS320C6713B型號(hào)DSP均需要兩種電源[1～2]：外圍I/O電壓為3.3V及內(nèi)核電壓分別為1.5V和1.2V。因此必須考慮它們的配合問題：(1)在加電過程中，要保證內(nèi)核先得到供電，外圍I/O后得到供電，內(nèi)核最晚也應(yīng)該與周邊I/O接口電源同時(shí)加電。否則可能會(huì)導(dǎo)致DSP和FPGA的輸出端出現(xiàn)大電流，這將大大影響器件的使用壽命，甚至損壞器件。(2)在關(guān)閉電源時(shí)，內(nèi)核最晚也應(yīng)當(dāng)與周邊I/O接口電源同時(shí)掉電，而且應(yīng)該先關(guān)閉I/O接口電源，再關(guān)內(nèi)核電源。本文主要利用TI公司的TPS5431×系列產(chǎn)品來產(chǎn)生1.2V、1.5V和3.3V電壓[3]。
系統(tǒng)各個(gè)電源轉(zhuǎn)換芯片統(tǒng)一由蓄電池供電。電源模塊在用蓄電池加電時(shí)，其電壓上升過程中與達(dá)到穩(wěn)定狀態(tài)前可能出現(xiàn)較嚴(yán)重的波動(dòng)。而DSP和FPGA在上電過程中如果電壓波動(dòng)較大，加載可能失敗并導(dǎo)致后續(xù)加載操作異常[4]。為了保證加載成功，不會(huì)產(chǎn)生不受控制的狀態(tài)，所以在系統(tǒng)中加入了電壓監(jiān)控和復(fù)位電路，以確保DSP和FPGA芯片在系統(tǒng)加電過程中始終處于復(fù)位狀態(tài)，直到電壓達(dá)到所要求的電平。同時(shí)，一旦電源的電壓降到閾值以下，強(qiáng)制芯片進(jìn)入復(fù)位狀態(tài)，確保系統(tǒng)穩(wěn)定地工作。因?yàn)橄到y(tǒng)用6V蓄電池供電，所以電壓不會(huì)超過6V，只需進(jìn)行欠壓監(jiān)控[5]。
2電源系統(tǒng)設(shè)計(jì)
系統(tǒng)中存在模擬電路和數(shù)字電路供電。本文重點(diǎn)介紹數(shù)字電路電源部分。
本設(shè)計(jì)采用TPS5431×系列電壓轉(zhuǎn)換芯片設(shè)計(jì)數(shù)字電源系統(tǒng)，分別產(chǎn)生DSP和PFGA的內(nèi)核和外圍電壓以及+5V電壓。TPS5431×系列是低電壓輸入、大電流輸出的同步PWMBuck降壓式電壓轉(zhuǎn)換器，其電路外圍器件少，60mΩ的MOSFET開關(guān)管保證了在持續(xù)3A的輸出電流時(shí)超過92%高效率；輸出電壓有0.9V、1.2V、1.5V、1.8V、2.5V、3.3V可選，初始誤差為1%；PWM頻率范圍從280～700kHz；通過峰值電流限制和熱關(guān)斷實(shí)現(xiàn)過載保護(hù)；加強(qiáng)散熱型的PWP封裝為芯片提供了更好的散熱；綜合解決了電路板面積和成本[3]。
2.1內(nèi)核電壓的產(chǎn)生
本部分主要是為TMS320C6713B和EPIC12設(shè)計(jì)內(nèi)核供電系統(tǒng)，其內(nèi)核電壓分別為1.2V和1.5V，分別用TPS54312和TPS54313來產(chǎn)生,具體電路如圖1、圖2所示。為了滿足供電順序的要求，圖1、圖2中的PWRGD接到圖3中的SS/ENA腳。
參數(shù)的選?。盒酒拈_關(guān)頻率設(shè)為700kHz，為此，需要保持FSEL腳開路并在RT腳和AGND腳之間串聯(lián)71.5kΩ的電阻；輸出濾波電感的取值范圍在4.7~10μH之間，本文選用4.7μH的貼片電感；SS/ENA腳通過一個(gè)低容值電容接地，其功能為使能、輸出延遲和電壓上升延遲。其中延遲時(shí)間和電容值成正比，近似為：
式中:td為輸出延遲時(shí)間(秒)；C(SS)為SS/ENA腳所接電容(F)；t(SS)為輸出電壓上升延遲時(shí)間(秒)。
本設(shè)計(jì)內(nèi)核電壓電路中，C(SS)=0.039μF，根據(jù)式(1)、式(2)可得td、t(SS)分別為9.36ms和5.46ms。
2.2外圍電壓的產(chǎn)生及供電順序的實(shí)現(xiàn)
利用TPS54316來產(chǎn)生3.3V的輸出電壓。外圍器件參數(shù)的選取除SS/ENA腳處的電容外，其余與內(nèi)核電壓電路相同。外圍I/O電壓電路如圖3所示.
為了實(shí)現(xiàn)內(nèi)核和周邊I/O接口的電源供電順序，本文采取調(diào)整SS/ENA腳處的電容值和利用TPS5431×中的PWRGD和SS/ENA信號(hào)來控制的方法。一方面，在外圍電壓電路中選取C(SS)=0.1μF，根據(jù)式(1)、式(2)得td、t(SS)分別為24ms和14ms。在加電時(shí)，內(nèi)核比外圍早加電約23ms。另一方面，即使電容被擊穿，在加電起始，由于TPS54312和TPS54313輸出為未達(dá)到閾值(正常值的95%)，PWRGD(信號(hào))輸出低電平，TPS54316處于關(guān)閉狀態(tài)，直至內(nèi)核電壓穩(wěn)定。這樣就保證了內(nèi)核先加電；在關(guān)閉電源時(shí)，由于TPS54312和TPS54313輸出低于閾值，PWRGD信號(hào)輸出低電平，關(guān)斷TPS54316，保證了外圍I/O先掉電，實(shí)驗(yàn)測(cè)得外圍I/O早掉電10ms左右。由此可見，從兩方面都滿足了供電順序的要求[6]。上電過程及掉電過程實(shí)驗(yàn)波形分別如圖4、圖5所示。
2.3電壓監(jiān)控和復(fù)位電路
電壓監(jiān)控和復(fù)位電路采用TI公司的TPS3307-18D來實(shí)現(xiàn)。TPS3307-18D是一種微處理器電源監(jiān)控芯片，其特點(diǎn)是可同時(shí)輸出高電平有效和低電平有效的復(fù)位信號(hào)，可同時(shí)監(jiān)控三個(gè)獨(dú)立的電壓：3.3V/1.8V/可調(diào)電壓(其對(duì)應(yīng)的門限值分別為2.93V/1.68V/1.25V)。由于系統(tǒng)中的DSP、FPGA和Flash存儲(chǔ)器的復(fù)位信號(hào)都是低電平有效，所以用TPS3307-18D的信號(hào)來實(shí)現(xiàn)復(fù)位，用信號(hào)完成復(fù)位指示功能，對(duì)系統(tǒng)中的3.3V、1.5V和1.2V(放大到3.6V)三個(gè)電壓進(jìn)行監(jiān)控。電壓監(jiān)控和復(fù)位電路如圖6所示。
只要其自身的供電電壓在2V以上，并且被監(jiān)控的三個(gè)電壓中有一個(gè)低于其門限值時(shí)，就可以保證輸出有效的RESET信號(hào)；當(dāng)三個(gè)電壓的值都高于門限值前，復(fù)位信號(hào)則一直有效。另外，芯片還有一個(gè)手動(dòng)復(fù)位信號(hào)，通過復(fù)位按扭可以方便地進(jìn)行手動(dòng)復(fù)位。
實(shí)驗(yàn)測(cè)試結(jié)果表明，該電源系統(tǒng)能可靠地為本測(cè)量系統(tǒng)提供穩(wěn)定的電源，并具有動(dòng)態(tài)響應(yīng)快(25ms)、功率大(最高可達(dá)18W)、轉(zhuǎn)換效率高(達(dá)到93%)、輸出電壓波紋小(0.05V)及電壓調(diào)整率好(0.1%)的特點(diǎn)。然而電源波動(dòng)和上電順序所造成的電路上電失敗故障，只是涉及電源可靠性的一個(gè)方面，因此本文所舉的實(shí)際應(yīng)用例子可能并不適合于各種情況，其目的在于提醒設(shè)計(jì)人員在有關(guān)電源設(shè)計(jì)中可能存在的隱患，以供參考。
評(píng)論