基于DSP-dMAX的嵌入式FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)

嵌入式設(shè)備由于具有硬件可在線配置，實(shí)現(xiàn)靈活等特點(diǎn)，使得其應(yīng)用越來(lái)越廣泛。尤其在基于FPGA的硬件系統(tǒng)中應(yīng)用較多，目前在許多產(chǎn)品中實(shí)現(xiàn)了嵌入式網(wǎng)口、嵌入式PCI/PCI-E、嵌入式USB等各種模塊。但在DSP中實(shí)現(xiàn)嵌入式設(shè)備還比較少，一般DSP都直接集成這些設(shè)備模塊，用戶(hù)選擇不同型號(hào)的DSP芯片以滿(mǎn)足產(chǎn)品應(yīng)用要求。但對(duì)于一些較為特殊的嵌入式設(shè)備，DSP也可以實(shí)現(xiàn)該功能。

TI公司的DSP芯片C6727B，由于其片內(nèi)集成dMAX模塊，使得實(shí)現(xiàn)嵌入式FIFO成為可能。其實(shí)現(xiàn)嵌入式FIFO的本質(zhì)就是將DSP的片內(nèi)一段RAM空間設(shè)置成FIFO空間，F(xiàn)IFO和外部設(shè)備的數(shù)據(jù)交換由EMIF接口完成。該FIFO的數(shù)據(jù)讀寫(xiě)不需要DSP的CPU參與，從而提高整個(gè)系統(tǒng)性能，實(shí)現(xiàn)數(shù)據(jù)交換和數(shù)據(jù)處理的同時(shí)進(jìn)行。本文以dMAX和EMIF接口的數(shù)據(jù)傳輸為例，介紹嵌入式FIFO的設(shè)計(jì)、配置及其使用。

dMAX及其結(jié)構(gòu)

dMAX（Dual Data Movement Accelerator，雙向數(shù)據(jù)傳輸加速器）是TI公司的DSP芯片C6727B特有的一種片內(nèi)設(shè)備。應(yīng)用dMAX和EMIF（External Memory Interface，外部存儲(chǔ)器接口）可以實(shí)現(xiàn)片內(nèi)RAM、片內(nèi)和片外設(shè)備以及兩個(gè)片外設(shè)備之間的數(shù)據(jù)傳輸。dMAX模塊的內(nèi)部結(jié)構(gòu)如圖1所示。

圖1 dMAX內(nèi)部結(jié)構(gòu)圖

從圖中可以看出，dMAX主要由事件和中斷處理模塊、事件編碼器、傳輸事件模塊等組成。事件模塊分成高優(yōu)先級(jí)和低優(yōu)先級(jí)兩個(gè)相互獨(dú)立的模塊，各自有獨(dú)立的事件入口和事件參數(shù)表，和CPU有獨(dú)立的接口。使得dMAX可以同時(shí)處理兩個(gè)不同的事件。當(dāng)訪問(wèn)CPU端口時(shí)，MAX0的優(yōu)先級(jí)高，MAX1的優(yōu)先級(jí)低。dMAX能夠通過(guò)執(zhí)行先進(jìn)的一維、二維與三維數(shù)據(jù)的存儲(chǔ)器傳輸工作，從而使DSP得以專(zhuān)注于信號(hào)處理任務(wù)，顯著提高系統(tǒng)性能。適合圖像的子幀提取或者語(yǔ)音信號(hào)的子信道提取。

DSP內(nèi)部的數(shù)據(jù)交換中心在dMAX的控制下，可以實(shí)現(xiàn)片內(nèi)RAM、EMIF以及HPI接口之間的數(shù)據(jù)交換。本文介紹在dMAX控制下，實(shí)現(xiàn)片內(nèi)RAM和EMIF接口之間的數(shù)據(jù)交換。如果DSP采用普通的異步接口方式，數(shù)據(jù)傳輸需要建立、選通和保持3個(gè)階段，最少需要5個(gè)EMIF時(shí)鐘（建立和保持各1個(gè)時(shí)鐘，選通3個(gè)時(shí)鐘）。為了保證通信的可靠性，一般采用10個(gè)EMIF時(shí)鐘（建立3個(gè)時(shí)鐘，保持2個(gè)時(shí)鐘，選通5個(gè)時(shí)鐘）。而EMIF時(shí)鐘最快為133MHz；這樣，采用異步接口的通信速率一般為13.3M×32b/s（采用32位數(shù)據(jù)總線寬度）。此外，異步接口數(shù)據(jù)傳輸必須在CPU的參與下，使用指令實(shí)現(xiàn)數(shù)據(jù)搬移。將占用大量的CPU開(kāi)銷(xiāo)，在很多高速的數(shù)據(jù)采集和處理中，將降低系統(tǒng)的整體性能。為此，采用dMAX實(shí)現(xiàn)嵌入式FIFO數(shù)據(jù)傳輸克服異步傳輸?shù)娜秉c(diǎn)，其傳輸采用突發(fā)讀寫(xiě)方式進(jìn)行，可以連續(xù)突發(fā)讀寫(xiě)8個(gè)數(shù)據(jù)，一共只需要20個(gè)時(shí)鐘，通信速率提高為53.2M×32b/s，提高4倍讀寫(xiě)速率。還可以采用和DMA后臺(tái)運(yùn)行，這樣將大大降低整個(gè)系統(tǒng)數(shù)據(jù)讀寫(xiě)的開(kāi)銷(xiāo)，從而可以實(shí)現(xiàn)更加復(fù)雜和可靠的算法處理。

嵌入式FIFO設(shè)計(jì)

嵌入式FIFO的設(shè)計(jì)主要就是控制FIFO的7個(gè)參數(shù)。這7個(gè)參數(shù)分別為基地址、空間大小、空標(biāo)志、滿(mǎn)標(biāo)志、錯(cuò)誤標(biāo)志、讀指針和寫(xiě)指針。它們之間的關(guān)系如圖2所示。

圖2 FIFO結(jié)構(gòu)示意圖