結合DSP和微控制器特性、用于電機控制的單片處理器
加入技術交流群
除了功能模塊以外，該內核架構還包含3條內部地址總線、4條內部數(shù)據(jù)總線、一個調試端口以及時鐘生成電路。
高性能DSP控制器設計通常需要具有以下4種特性：
- 高寬帶并行存儲器傳輸性能；
- 支持并行存儲器傳輸并提供DSP尋址模式的AGU；
- 可進行快速算法計算、具有足夠寄存器集的計算單元；
- 執(zhí)行循環(huán)時，不降低性能的硬件循環(huán)機制。
摩托羅拉的架構可滿足這些要求，它有如下一些特點：
- 并行轉移(move)指令：靈活的并行轉移指令集允許存儲器存取與計算單元的運行同時進行。實現(xiàn)高帶寬存取計算單元數(shù)據(jù)，可保持計算單元始終處于繁忙狀態(tài)，消除了數(shù)據(jù)進出計算單元時的傳輸瓶頸效應。在目前的情況下，允許兩種類型的并行轉移：單向并行轉移和雙向并行讀。這兩種轉移都在一個指令周期中執(zhí)行，并占據(jù)程序存儲器的1個字長位置。
- 地址生成單元：地址生成單元(AGU)是進行所有地址計算的模塊。在DSP56800內核中，AGU包含兩個算術單元和自己的寄存器集，可為數(shù)據(jù)存儲器提供高達兩個地址，也可在一個指令周期中更新兩個地址。它適應兩種類型的算法，包括用于通用地址計算的線性算法以及用于創(chuàng)建存儲器內數(shù)據(jù)結構的求模算法，通過更新地址寄存器對數(shù)據(jù)進行操作，而無需移動大塊的數(shù)據(jù)。
- 數(shù)據(jù)ALU單元的快速計算：處理器計算單元的性能取決于它如何存取操作數(shù)及其計算能力。
許多傳統(tǒng)的DSP設計基于累加器，即無論操作數(shù)來自哪里，運算的結果總是存儲在累加器中。除了乘法運算不允許累加器作為一個乘數(shù)輸入以外，運算執(zhí)行后一個操作數(shù)要留在累加器中。
新架構的大量寄存器和正交結構提高了計算的效率，其中算術運算的結果可寫入數(shù)據(jù)ALU的5個寄存器中的任一個。數(shù)據(jù)ALU輸入也允許是立即數(shù)，在任何寄存器進行增量運算的同時，進行其它寄存器的運算，從而大大增強了寄存器集的性能。累加器也能夠用作乘法器的輸入或用來累加。這一技術還減少了存儲器的存取次數(shù)，因為中間結果無需暫時存儲在存儲器中。該內核的設計不是管線操作，故在一個指令周期之后乘法或乘法-累加的結果就可獲得，而無需兩個指令周期。
- 循環(huán)機制：DSP和其它數(shù)字計算程序經(jīng)常使許多處理器的執(zhí)行時間浪費在一些與數(shù)字相關的小型計算循環(huán)中，因為這種循環(huán)需要進行大量存儲器存取。因此，提供一套具有強大寄存器集的靈活并行轉移指令十分必要，循環(huán)本身的執(zhí)行時間的最小化也很重要。DSP56800內核使用一種靈活的硬件循環(huán)機制
，可不附加任何計算時間，自動進行循環(huán)，成為“無開銷循環(huán)”。這通過提供一種硬件“DO loop”機制來實現(xiàn)，無需額外的執(zhí)行時間就可循環(huán)任意條指令。與早期的無開銷循環(huán)設計不同，這一循環(huán)機制可
評論