基于DSP Builder的行車道檢測的實現

　　2 基于FPGA的DSP Builder設計流程

　　Altera DSP Builder將The MathWorks MATLAB和Simulink系統(tǒng)級設計工具的算法開發(fā)、仿真和驗證功能與VHDL綜合、仿真和Altera開發(fā)工具整合在一起，實現了這些工具的集成。設計人員可以使用DSP Builder模塊迅速生成Simulink系統(tǒng)建模硬件，通過DSP Builder SignalCompiler模塊讀取由DSP Builder和MegaCore模塊構建的Simulink建模文件(.mdl)，生成VHDL文件和工具命令語言(Tcl)腳本，進行綜合、硬件實施和仿真。

　　此系統(tǒng)設計首先用MATLAB建立DSP電路模型。電路模型設計完成后，就開始進行系統(tǒng)功能的仿真，這是屬于系統(tǒng)級并且基于算法的仿真，與目標器件無關。然后利用置于Simulink電路模型界面的DSP Builder中的Signal Complier將電路模型文件即Simulink模型文件(.mdl)轉化為RTL級的VHDL代碼表述和Tcl腳本。一旦獲得了VHDL描述，就可以在Simulink中調用Quartus II中的綜合器生成網表文件。下一步就是調用Quartus II中的編譯器，根據網表文件及設置的優(yōu)化條件進行布線布局和優(yōu)化設計的適配操作，同時生成用于Moldelsim的時序仿真文件。將最后生成的Programmer Object File(.pof)對目標器件進行編程配置，即可在硬件上形成DSP系統(tǒng)。

　　3 邊緣檢測系統(tǒng)的Simulink模型設計

　　Sobel邊緣檢測模塊包括獨立且并行的水平檢測和垂直檢測兩部分。輸入緩沖通過一組延時線路轉換輸入的像素值。線路緩沖器的緩沖級數由圖像的寬度決定。本設計采用的圖像寬度是640。緩沖器的個數取決于卷積核的大小，本設計采用3×3的Sobel卷積核。垂直和水平方向的邊緣檢測幾乎是相同的，兩者之間的區(qū)別只在于從輸入緩沖器流過的數據流。最后將兩部分組合并通過閾值選擇形成一幅經過邊緣檢測的二值圖像。Sobel邊緣檢測是流水線操作，在每一個時鐘周期都計算得到一個像素值，如圖2所示。圖中，Z-640是指本設計輸入的圖像像素寬度是640，右上角的加法模塊實現的是垂直方向的邊緣檢測，右下角的加法模塊實現的是水平方向的邊緣檢測。對于一般的灰度圖像, 其像素的灰度值一般用8位表示，考慮到計算過程中可能出現負數和溢出問題。因此，數據在開始計算前先在最高位補零，使數據寬度變?yōu)?0 位，計算完成后可再裁剪為8 位。