序列門控在掃描位移中實現(xiàn)強(qiáng)大的時序閉合

掃描鏈

　　掃描鏈用于在SOC中執(zhí)行測試。設(shè)計中的所有寄存器以串行形式連接，外部芯片提供刺激，然后讀出這些鏈的輸出，監(jiān)測是否有固住/狀態(tài)轉(zhuǎn)換故障。當(dāng)今的SOC都非常復(fù)雜，并且在單一芯片中具有多個時鐘域。雖然在邏輯合成之后掃描會拼接出一個設(shè)計，一般還是需要注意將具有相同時鐘結(jié)構(gòu)的觸發(fā)器拼接在同一個掃描鏈中。但是，由于可用于最高級別的掃描輸入/輸出端口是有限的，因此在不同時鐘域之間混合寄存器是無法避免的。使掃描鏈具有不平衡的長度也不是最佳解決方案，因為這樣會增加總體測試時間。因此，這種設(shè)計結(jié)構(gòu)會在之后的設(shè)計階段中導(dǎo)致時序閉合問題。因為掃描位移在低頻進(jìn)行，并且觸發(fā)器對，之間需要的邏輯最小，如果有的話，因此建立閉合將不是問題。但是，因為最小邏輯和觸發(fā)器對之間出現(xiàn)的偏移，這些路徑是關(guān)鍵的保持路徑。正如我們在前面所討論的，因為來自不同域中的觸發(fā)器在掃描鏈中被混合，所以在許多情況下發(fā)出和捕獲觸發(fā)器之間會出現(xiàn)巨大的偏移。在設(shè)計的后期階段，由于噪聲的影響會出現(xiàn)許多保持時間違規(guī)，這將導(dǎo)致無論在穩(wěn)定或閉合設(shè)計中都會出現(xiàn)保持緩沖，從而引發(fā)設(shè)計故障。

　　更差的情況可能是，我們的減額裕量可能并不充足，并且我們僅可以從硅片上發(fā)現(xiàn)保持故障。如果異常的時鐘路徑非常巨大，并且硅片上的實際偏差高于預(yù)計偏差，則有可能會出現(xiàn)這種情況。當(dāng)我們進(jìn)一步使用小于90納米的CMOS技術(shù)時，偏差影響將變得越來越占主導(dǎo)地位，并將導(dǎo)致硅片上出現(xiàn)許多保持偏差。掃描移位路徑中的保持故障會導(dǎo)致嚴(yán)重的后果。需要進(jìn)行多次調(diào)試，并且需要花許多時間來檢測硅片上的故障鏈。當(dāng)我們也具有用于掃描的壓縮邏輯時，這種情況會變得更加糟糕。即使檢測到了故障鏈，我們也需要將其阻塞，這將導(dǎo)致減少測試覆蓋范圍。

　　總之，掃描鏈中的保持故障風(fēng)險很高，必須實現(xiàn)足夠強(qiáng)大的設(shè)計才能處理這些不確定因素。

　　可以有多種解決方法，例如，對掃描鏈重新排序，根據(jù)寄存器的位置重新布置掃描鏈。盡管這些技術(shù)非常容易獲得，設(shè)計者也必須對其進(jìn)行仔細(xì)探究，正如我們前面所討論的，掃描鏈在兩個時鐘域之間交叉的情況是不可避免的。

　　解決這種問題的一種更為有效的方式是提前采取措施，并在構(gòu)建掃描鏈的邏輯合成階段處理這些問題。來自相同時鐘門控邏輯的所有觸發(fā)器都應(yīng)拼接在一起，并且在這些觸發(fā)器束的末端可以插入一個鎖定的鎖存器，以避免從這個域的最后一個觸發(fā)器到下一個時鐘域的第一個觸發(fā)器之間出現(xiàn)任何保持故障。

　　圖3所示的例子將有助于我們理解這一概念。

　　圖3

　　如果時鐘周期為50ns并且偏移為5ns，我們必須在設(shè)計后續(xù)階段的觸發(fā)器3和觸發(fā)器4之間插入具有相當(dāng)于5ns以上減額裕量的保持緩沖器。正如前面所討論的，由于小于90納米設(shè)計中的ocv，我們的標(biāo)準(zhǔn)減額可能因為異常時鐘路徑超出特定限制而變得并不充足。例如，對于具有10個額外時鐘緩沖器的捕獲路徑來說，每個時鐘緩沖器只具有5ps偏差(超出并超過減額值)將導(dǎo)致50ps的偏離。另外，由于OCV的因素。這一偏移可能會超過5ns，該一裕量可能并不充足。

　　解決上述問題的解決方案是在觸發(fā)器3輸出中插入鎖定的鎖存器，同時使鎖定的鎖存器具有與觸發(fā)器3相同的延遲。

　　正如以上波形中所示(圖4)，當(dāng)我們在 觸發(fā)器3 和觸發(fā)器4之間插入鎖定鎖存器時，我們的時序路徑將被分為兩個階段。

　　圖4

　　1. 從觸發(fā)器3到鎖定鎖存器

　　保持檢查從1-1開始，它仍然是零周期檢查，但是因為沒有偏移，因此非常簡單易行。默認(rèn)建立檢查從1-2開始。