FPGA在頻率綜合器中的應(yīng)用設(shè)計與電路

作者：時間：2010-05-21 來源：網(wǎng)絡(luò)

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概述

　　近年來，集成電路的蓬勃發(fā)展使數(shù)字電路的研究及應(yīng)用出現(xiàn)了非常大的發(fā)展空間，F(xiàn)PGA功耗低、可靠性高、體積小、重量輕、價格低，具有用戶可重復(fù)定義的邏輯功能即具有可重復(fù)編程的特點，因此，F(xiàn)PGA可使數(shù)字電路系統(tǒng)的設(shè)計非常靈活，并且大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積并減少了使用芯片的品種。FPGA已經(jīng)普遍用于通信、雷達(dá)、導(dǎo)航、廣播、電視、儀器、自動控制和計算機(jī)等領(lǐng)域。

FPGA設(shè)計流程和設(shè)計環(huán)境

　　圖1表示FPGA的整個設(shè)計流程，從設(shè)計輸入到器件編程這四個階段可在MAX+PLUS II提供的環(huán)境完成。與圖1對應(yīng)，圖2是MAX+PLUS II所提供的設(shè)計流程。

　　設(shè)計輸入

　　MAX+PLUS II的輸入可以有三種方式，即圖形輸入、文本輸入和波形輸入。圖形輸入即輸入電路原理圖，不僅可以使用MAX+PLUS II中豐富的圖形器件庫，而且可以使用幾乎全部的標(biāo)準(zhǔn)EDA設(shè)計工具。如可識別標(biāo)準(zhǔn)EDIF網(wǎng)表文件、VHDL網(wǎng)表文件、OrCAD原理圖以及Xilinx網(wǎng)表文件等，文本輸入方式支持ALTERA公司的AHDL語言，同時兼容VHDL和Verlog HDL。波形輸入最有特點，它允許設(shè)計者通過編輯輸入波形，而由系統(tǒng)自動生成該功能模塊。

　　此外，符號編輯器用于編輯用戶自己的模塊符號。通過底層編輯器可以觀察實際器件的內(nèi)部結(jié)構(gòu)，并可以改變器件管腳分布，或者調(diào)整各模塊在器件內(nèi)部宏單元之間的分布、從而優(yōu)化器件性能。

　　設(shè)計實現(xiàn)

　　設(shè)計實現(xiàn)意味著在所選的FPGA器件內(nèi)部物理地實現(xiàn)所需邏輯，這個過程用MAX+PLUS II中的核心部分編譯器(Compiler)完成，它主要依據(jù)設(shè)計輸入文件自動生成用于器件編程，波形仿真及延時分析所需的數(shù)據(jù)文件，包括以下幾個步驟：

　?、龠x擇目標(biāo)器件及設(shè)定編譯環(huán)境參數(shù)，這一步由電路設(shè)計者自行設(shè)計，以下各步驟由系統(tǒng)自動執(zhí)行。

　　②生成各個模塊的二進(jìn)制網(wǎng)表(.cnf)文件。

　?、圻B接所有CNF文件，建立數(shù)據(jù)庫，用以描述整個設(shè)計。

　　④進(jìn)行邏輯綜合，計算所有布爾等式，并優(yōu)化觸發(fā)器設(shè)計等。

　?、輰⒄麄€設(shè)計映射到相應(yīng)的器件內(nèi)。

　?、蕻a(chǎn)生波形仿真文件及編程文件。

　　設(shè)計仿真

　　仿真器和時延分析器利用編譯器產(chǎn)生的數(shù)據(jù)庫文件自動完成邏輯功能仿真和延時特性仿真。在仿真文件中加載不同的激勵信號，可以觀察中間結(jié)果以及輸出波形。必要時，可以返回設(shè)計階段，修改設(shè)計輸入，最終達(dá)到設(shè)計要求。

　　器件編程與測試

　　結(jié)果正確后，就可以進(jìn)行器件編程，即通過編程器BYTEBLASTER電纜將設(shè)計下載到實際芯片中，最后測試芯片在系統(tǒng)的實際運行性能。

　　器件性能

　　器件框圖