FPGA在頻率綜合器中的應(yīng)用設(shè)計(jì)與電路

頻率綜合器的FPGA設(shè)計(jì)原理圖

　　因?yàn)镋PF10K10是RAM型器件，設(shè)計(jì)程序需固化在外部串行自舉器件EPC2里，在上電時(shí)，PF10K10把設(shè)計(jì)程序從EPC2讀入RAM并運(yùn)行。頻率綜合器的FPGA設(shè)計(jì)原理圖見(jiàn)圖4。

　　頻率綜合器輸出信號(hào)

　　頻率綜合器的核心FPGA控制著鎖相環(huán)1、鎖相環(huán)2和開(kāi)關(guān)調(diào)制器，使頻率綜合器工作在不同的狀態(tài)。

　　跳頻模式

　　工作在跳頻模式時(shí)，頻率綜合器輸出信號(hào)有跳頻同步、外同步、小同步以及大同步。

　　射頻信號(hào)：

　　1路輸出：1000-1504MHz，每步跳8MHz，一個(gè)周期共64步，后接開(kāi)關(guān)，脈寬120nS，開(kāi)斷>85dB，上升沿5nS，插損2.8dB；2路輸出：900-1404MHz，每步跳8MHz，一個(gè)周期共64步。點(diǎn)頻模式1、2工作在點(diǎn)頻模式時(shí)，頻率綜合器輸出信號(hào)有外同步、小同步和大同步。工作在點(diǎn)頻模式時(shí)，頻率綜合器鎖定在一個(gè)頻率點(diǎn)上，點(diǎn)頻模式1和點(diǎn)頻模式2工作方式相同，只是脈沖重復(fù)周期不同。點(diǎn)頻模式時(shí)，跳頻同步不存在，但是外同步可調(diào)仍然需要，小同步脈寬變?yōu)?00nS，脈沖重復(fù)頻率為50kHz。

　　同步控制信號(hào)

　　大同步信號(hào)：周期為3.15mS的矩形脈沖，前后沿抖動(dòng)8nS。

　　跳頻同步信號(hào)：脈寬120nS，周期為25μS，前后沿抖動(dòng)8nS。

　　小同步信號(hào)：脈寬120nS，周期為25μS相對(duì)于跳頻同步脈沖延時(shí)10μS，前后沿抖動(dòng)8nS。

　　外同步信號(hào)：與小同步信號(hào)相同，并且延時(shí)可調(diào)，作為脈沖放大器的時(shí)鐘同步信號(hào)。

　　波形文件

　　在MAX+PLUS II軟件開(kāi)發(fā)平臺(tái)上加以40MHz的激勵(lì)信號(hào)，便可以驗(yàn)證設(shè)計(jì)正確與否，主要是通過(guò)波形文件來(lái)驗(yàn)證。波形文件見(jiàn)圖5、圖6。

結(jié)論

　　把FPGA技術(shù)運(yùn)用在頻率綜合器中，使用器件少，邏輯功能可重復(fù)編程，滿足用戶后續(xù)改變功能的要求，它不改變?cè)瓉?lái)的硬件設(shè)計(jì)，只需通過(guò)修改軟件就可實(shí)現(xiàn)。