高速高密度PCB設(shè)計(jì)面臨新挑戰(zhàn)
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隨著電子產(chǎn)品功能的日益復(fù)雜和性能的提高，印刷電路板的密度和其相關(guān)器件的頻率都不斷攀升，工程師面臨的高速高密度PCB設(shè)計(jì)所帶來的各種挑戰(zhàn)也不斷增加。除大
而隨著競(jìng)爭(zhēng)的日益加劇，廠商面臨的產(chǎn)品面世時(shí)間的壓力也越來越大，如何利用先進(jìn)的EDA工具以及最優(yōu)化的方法和流程，高質(zhì)量、高效率的完成設(shè)計(jì)，已經(jīng)成為系統(tǒng)廠商和設(shè)計(jì)工程師不得不面對(duì)的問題。
熱點(diǎn)：從信號(hào)完整性向電源完整性轉(zhuǎn)移
談到高速設(shè)計(jì)，人們首先想到的就是信號(hào)完整性問題。信號(hào)完整性主要是指信號(hào)在信號(hào)線上傳輸?shù)馁|(zhì)量，當(dāng)電路中信號(hào)能以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)接收芯片管腳時(shí)，該電路就有很好的信號(hào)完整性。當(dāng)信號(hào)不能正常響應(yīng)或者信號(hào)質(zhì)量不能使系統(tǒng)長(zhǎng)期穩(wěn)定工作時(shí)，就出現(xiàn)了信號(hào)完整性問題，信號(hào)完整性主要表現(xiàn)在延遲、反射、串?dāng)_、時(shí)序、振蕩等幾個(gè)方面。一般認(rèn)為，當(dāng)系統(tǒng)工作在50MHz時(shí)，就會(huì)產(chǎn)生信號(hào)完整性問題，而隨著系統(tǒng)和器件頻率的不斷攀升，信號(hào)完整性的問題也就愈發(fā)突出。元器件和PCB板的參數(shù)、元器件在PCB板上的布局、高速信號(hào)的布線等這些問題都會(huì)引起信號(hào)完整性問題，導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至完全不能正常工作。
信號(hào)完整性技術(shù)經(jīng)過幾十年的發(fā)展，其理論和分析方法都已經(jīng)較為成熟。對(duì)于信號(hào)完整性問題，陳蘭兵認(rèn)為，信號(hào)完整性不是某個(gè)人的問題，它涉及到設(shè)計(jì)鏈的每一個(gè)環(huán)節(jié)，不但系統(tǒng)設(shè)計(jì)工程師、硬件工程師、PCB工程師要考慮，甚至在制造時(shí)也不能忽視。解決信號(hào)完整性問題，必須借助先進(jìn)的仿真工具，如Cadence的SPECCTRAQuest就是不錯(cuò)的仿真工具，利用它可以在設(shè)計(jì)前期進(jìn)行建模、仿真，從而形成約束規(guī)則指導(dǎo)后期的布局布線，提高設(shè)計(jì)效率。隨著Cadence 在今年6月推出的專門針對(duì)千兆赫信號(hào)的仿真器MGH——它是業(yè)界首個(gè)可以在幾秒之內(nèi)完成數(shù)萬BIT千兆赫信號(hào)的仿真器——信號(hào)完整性技術(shù)更臻完善。
相對(duì)于信號(hào)完整性，電源完整性是一種較新的技術(shù)，它被認(rèn)為是高速高密度PCB設(shè)計(jì)目前最大的挑戰(zhàn)之一。電源完整性是指在高速系統(tǒng)中，電源傳輸系統(tǒng)（PDS power deliver system）在不同頻率上，阻抗特性不同，使PCB板上電源層與地層間的電壓在電路板的各處不盡相同，從而造成供電不連續(xù)，產(chǎn)生電源噪聲，使芯片不能正常工作；同時(shí)由于高頻輻射，電源完整性問題還會(huì)帶來EMC/EMI問題。如果不能很好地解決電源完整性問題，會(huì)嚴(yán)重影響系統(tǒng)的正常工作。
通常，電源完整性問題主要通過兩個(gè)途徑來解決：優(yōu)化電路板的疊層設(shè)計(jì)及布局布線，以及增加退耦電容。退耦電容在系統(tǒng)頻率小于300 ~ 400MHz時(shí)，可以起到抑止頻率、濾波和阻抗控制的作用，在恰當(dāng)?shù)奈恢梅胖煤线m的退耦電容有助于減小系統(tǒng)電源完整性的問題。但是當(dāng)系統(tǒng)頻率更高時(shí)，退耦電容的作用很小。在這種情況下，只有通過優(yōu)化電路板的層間距設(shè)計(jì)以及布局布線或者其他的降低電源、地噪聲的方法（如適當(dāng)匹配降低電源傳輸系統(tǒng)的反射問題）等來解決電源完整性問題，同時(shí)抑止EMC/EMI。
對(duì)于信號(hào)完整性和電源完整性之間的關(guān)系，陳蘭兵認(rèn)為：“信號(hào)完整性是時(shí)域的概念，比較好理解，而電源完整性卻是頻域的概念，難度比信號(hào)完整性大，但在某些方面和信號(hào)完整性又有相通之處。電源完整性對(duì)工程師的技能要求更高，對(duì)于高速設(shè)計(jì)而言，是一個(gè)新的挑戰(zhàn)。它不但涉及到板級(jí)，同時(shí)涉及到芯片和封裝級(jí)。建議從事高速電路板設(shè)計(jì)的工程師在解決了信號(hào)完整性的基礎(chǔ)上再做電源完整性?！睋?jù)介紹，Cadence的電源完整性工具PI已推向市場(chǎng)，并已成功運(yùn)用到很多客戶的設(shè)計(jì)中。
通過仿真 “軟”化你的設(shè)計(jì)
仿真是對(duì)把各方面問題都考慮進(jìn)去的虛擬原型的測(cè)試。由于設(shè)計(jì)越來越復(fù)雜，工程師不可能把每一種方案都拿來實(shí)施，此時(shí)只能借助先進(jìn)的仿真代替試驗(yàn)進(jìn)行判斷。
今天的系統(tǒng)設(shè)計(jì)，除了面臨高速高密度電路板所帶來的挑戰(zhàn)外，產(chǎn)品快速面世的壓力更是使仿真成為系統(tǒng)設(shè)計(jì)必不可少的手段。設(shè)計(jì)者希望利用先進(jìn)的仿真工具，在設(shè)計(jì)階段即找出問題，從而高效率、高質(zhì)量地完成系統(tǒng)設(shè)計(jì)。
傳統(tǒng)的電路板設(shè)計(jì)，工程師很少借助仿真的手段。更多的時(shí)候是利用上游芯片廠商提供的參考設(shè)計(jì)和設(shè)計(jì)指導(dǎo)規(guī)則（即白皮書），結(jié)合工程師的實(shí)際經(jīng)驗(yàn)進(jìn)行設(shè)計(jì)，然后將設(shè)計(jì)生產(chǎn)出來的原型機(jī)進(jìn)行反復(fù)測(cè)試試驗(yàn)、找出問題、修改設(shè)計(jì)，這樣周而復(fù)始，直至問題基本全部解決。即時(shí)偶爾采用仿真工具進(jìn)行設(shè)計(jì)，也只局限于局部電路。修改電路意味著時(shí)間上的延遲，這種延遲在產(chǎn)品快速面世的壓力下是無法接受的，尤其對(duì)于大型系統(tǒng)，一處小小的修改也許需要將整個(gè)設(shè)計(jì)推翻重來，正所謂“牽一發(fā)而動(dòng)全身”，它給廠商帶來的損失是無法估量的。
產(chǎn)品質(zhì)量的難以保證、開發(fā)周期的不可控、對(duì)工程師經(jīng)驗(yàn)的過分依賴……這些因素使上述設(shè)計(jì)方法難以應(yīng)對(duì)越來越復(fù)雜的高速高密度PCB設(shè)計(jì)所帶來的挑戰(zhàn)，因而必須借助先進(jìn)的仿真工具加以解決。“上游芯片廠商給的設(shè)計(jì)方案是建立在他們自己樣板的基礎(chǔ)上的，而系統(tǒng)廠商的產(chǎn)品和上游廠商的樣板不可能完全一樣；同時(shí)，一個(gè)芯片的設(shè)計(jì)要求可能和另一個(gè)的相互矛盾，這時(shí)必須通過仿真來確定設(shè)計(jì)方案。”陳蘭兵說。
從某種意義上講，仿真就是讓軟件在虛擬原型上完成以前需要通過對(duì)物理原型的測(cè)試才能夠完成的功能評(píng)價(jià)，是一種更為“軟”化和更加經(jīng)濟(jì)的方案。
然而高速高密度電路板的仿真和傳統(tǒng)的仿真又有所不同。Mentor Graphics公司技術(shù)工程師尤立夫介紹：“傳統(tǒng)的仿真是針對(duì)原理圖而做的，它只是加激勵(lì)，看輸出，由此來判斷功能是否正確；而高速仿真是在功能正確的前提下，看設(shè)計(jì)的性能如何，它既針對(duì)原理圖，同時(shí)針對(duì)PCB設(shè)計(jì)?！崩梅抡婀ぞ?，可以判斷哪一個(gè)方案更貼近實(shí)際需求，在滿足性能要求的基礎(chǔ)上，判斷哪一個(gè)的成本更低，在性能設(shè)
測(cè)試是對(duì)包含所有現(xiàn)實(shí)環(huán)境因素的系統(tǒng)性能的一種真實(shí)判斷，然而仿真卻是對(duì)虛擬原型的“測(cè)試”，是針對(duì)某種特定條件的，沒有一種工具可以將所有現(xiàn)實(shí)條件全部考慮進(jìn)去同時(shí)仿真。然而，隨著技術(shù)的發(fā)展和工具的不斷完善，仿真結(jié)果和實(shí)際測(cè)試結(jié)果的逼近度越來越高，對(duì)設(shè)計(jì)的指導(dǎo)意義也越來越大，但同時(shí)對(duì)工程師也提出了更高的要求——雖然工具越來越易用，但對(duì)仿真結(jié)果的判斷和改進(jìn)方法都依賴于工程師的技術(shù)水平和理論基礎(chǔ)。
目前在高速PCB仿真中，效果最不理想的是EMC/EMI。這是因?yàn)閷?duì)于高速系統(tǒng)，由于過孔效應(yīng)的影響，需要對(duì)系統(tǒng)進(jìn)行三維建模才能有效模擬真實(shí)環(huán)境。然而對(duì)于PCB這樣一個(gè)龐大且復(fù)雜的系統(tǒng)，對(duì)其進(jìn)行三維建模非常困難。據(jù)尤立夫介紹，目前主要采用專家檢查的方式，既按照國(guó)際通用標(biāo)準(zhǔn)將EMC/EMI問題變換成PCB上布局布線的規(guī)則。Cadence 的EMControl就是這樣一個(gè)類似于專家系統(tǒng)的規(guī)則檢查工具，同時(shí)還提供了客戶化的接口，方便客戶編寫適合于本公司的EMC/EMI檢查規(guī)則。Mentor Graphics的Quiet Expert可以檢查引起EMI問題的不正確的布線結(jié)構(gòu)，找出問題，并給出導(dǎo)致EMI問題的原因和建議的解決方案。
此外，在三維分析方面，Ansoft、Apsim等公司可以提供專門的工具和方法，并且這些工具可以與Cadence和Mentor Graphics的系統(tǒng)工具配合使用。
效率之選：自動(dòng)布線與并行設(shè)計(jì)
原理圖設(shè)計(jì)不止是把電路“描”進(jìn)去，還有很多其它要求，原理圖設(shè)計(jì)工具應(yīng)該能將這些要求帶到下一個(gè)環(huán)節(jié)，支持自動(dòng)布線、功能仿真等。
為了找到一條更富效率的設(shè)計(jì)路徑，解決產(chǎn)品面世時(shí)間壓力，將產(chǎn)品快速推向市場(chǎng)，自動(dòng)布線和并行設(shè)計(jì)技術(shù)應(yīng)運(yùn)而生。
“如果能很好地利用自動(dòng)布線技術(shù)，可以減少畫板時(shí)間，將PCB的設(shè)計(jì)效率提高一倍以上?！?陳蘭兵介紹。然而要想實(shí)現(xiàn)自動(dòng)布線，必須借助電氣化的規(guī)則管理器，將系統(tǒng)設(shè)計(jì)工程師和硬件設(shè)計(jì)工程師對(duì)電路的設(shè)計(jì)要求傳遞給PCB工程師。
對(duì)于早期較為簡(jiǎn)單的系統(tǒng)，通常的做法是硬件工程師把設(shè)計(jì)要求一條條手寫下來，告訴PCB設(shè)計(jì)工程師如何去做。但對(duì)于復(fù)雜的系統(tǒng)，面對(duì)成千上萬的連線、無數(shù)的要求，硬件工程師無法將這些規(guī)則一一記錄下來，PCB設(shè)計(jì)工程師更無法一條條去檢查和實(shí)施。這時(shí)，就需要電氣化的規(guī)則管理器將各種設(shè)計(jì)要求管理起來，硬件工程師和PCB設(shè)計(jì)工程師可以在同一個(gè)規(guī)則管理器的基礎(chǔ)上協(xié)同工作。Cadence公司的規(guī)則管理器Constrain Management（簡(jiǎn)稱CM）已被無縫地集成到其原理圖設(shè)計(jì)工具和PCB設(shè)計(jì)工具中，硬件工程師在原理圖設(shè)計(jì)完成后，其設(shè)計(jì)要求（電氣性能、DFT、DFM規(guī)則等）就被CM自動(dòng)帶到下一個(gè)環(huán)節(jié)，系統(tǒng)根據(jù)這些規(guī)則進(jìn)行自動(dòng)布線。因此自動(dòng)布線是建立在約束規(guī)則驅(qū)動(dòng)基礎(chǔ)上的自動(dòng)布線，但同時(shí)必須有一個(gè)能很好理解和完成這些約束規(guī)則的布線器，Cadence的Specctra能使兩者很好地達(dá)到統(tǒng)一。
對(duì)于自動(dòng)布線技術(shù)，陳蘭兵建議，“如果一個(gè)公司技術(shù)沒有掌握好，信號(hào)完整性問題不能很好解決，建議不要采用自動(dòng)布線。因?yàn)槿绻荒芏x很好的規(guī)則，將無法正確驅(qū)動(dòng)自動(dòng)布線?！睙o論工具如何發(fā)達(dá)，計(jì)算機(jī)都不可能完全取代人的大腦行為，因而也就不可能有100％的自動(dòng)布線。前面我們所說的自動(dòng)布線其實(shí)是一種交互式的自動(dòng)布線，需要人的參與：自動(dòng)布線以 前有些規(guī)則還需要手工進(jìn)一步確定；自動(dòng)布線完成以后需要工程師驗(yàn)證和修改。
對(duì)于傳統(tǒng)的、較為低速的系統(tǒng)設(shè)計(jì)，很多工程師可能都有過這樣的經(jīng)驗(yàn)，用Cadence的OrCAD畫原理圖，再用Mentor的PowerPCB做布局布線。但陳蘭兵認(rèn)為，這種方法在高速設(shè)計(jì)領(lǐng)域不再適合?！皵?shù)據(jù)在不同廠商的工具之間不能實(shí)現(xiàn)完全轉(zhuǎn)換，例如：傳統(tǒng)的讀網(wǎng)表的方法，不可能把原理圖中的一些電氣屬性和要求帶到PCB設(shè)計(jì)中，因而不適合高速設(shè)計(jì)。”
除自動(dòng)布線，對(duì)大型系統(tǒng)，并行設(shè)計(jì)也是提高設(shè)計(jì)效率的有效途徑。并行設(shè)計(jì)即協(xié)同設(shè)計(jì)，就是將一塊電路板分割成幾部分，由幾個(gè)人同時(shí)進(jìn)行設(shè)計(jì)。據(jù)尤立夫介紹，目前Mentor Graphics的工具在并行設(shè)計(jì)方面已經(jīng)可以做到，如果將一臺(tái)機(jī)器上的設(shè)計(jì)存盤后，另一臺(tái)機(jī)器立刻可以看見，并且兩邊的連線可以自動(dòng)連到一起，這樣可以減輕不同設(shè)計(jì)之間整合的任務(wù)。尤立夫說：“到今年晚些時(shí)候，Mentor Graphics公司完全動(dòng)態(tài)的并行設(shè)計(jì)工具extremePCB就可以推向市場(chǎng)，到時(shí)候，工程師就可以像聯(lián)網(wǎng)打CS一樣進(jìn)行完全實(shí)時(shí)的并行設(shè)計(jì)，即彼此的設(shè)計(jì)可以實(shí)時(shí)被對(duì)方看見，這樣可以方便異地工程師之間的合作
超越PCB：高速問題的系統(tǒng)級(jí)考慮
當(dāng)系統(tǒng)從幾百兆發(fā)展到數(shù)十吉時(shí)，芯片設(shè)計(jì)、封裝設(shè)計(jì)、系統(tǒng)設(shè)計(jì)已經(jīng)不可能再分開考慮。對(duì)于高端產(chǎn)品，在設(shè)計(jì)芯片時(shí)，就應(yīng)該考慮封裝設(shè)計(jì)和系統(tǒng)設(shè)計(jì)。
在去除軟件本身的問題之后，如何精簡(jiǎn)流程，從流程上減少工程師的失誤，使工程師把更多的精力投入到設(shè)計(jì)之中，使產(chǎn)品盡快進(jìn)入市場(chǎng)，也已經(jīng)成為EDA廠商正在考慮的內(nèi)容。
通常，一個(gè)系統(tǒng)上的連接線，始于芯片（Silicon）的I/O，經(jīng)過封裝（Package）的bump和substrate，到達(dá)封裝的pin，然后經(jīng)過PCB，到另一封裝的pin、substrate、bump和芯片的I/O。芯片、封裝、電路板，這是三個(gè)不同的領(lǐng)域，以前的工程師在設(shè)計(jì)的時(shí)候不會(huì)去綜合考慮，也無從知道其他工程師的想法。但是隨著設(shè)計(jì)頻率的提高、芯片面積的減小、設(shè)計(jì)周期的縮短，廠商在做芯片設(shè)計(jì)時(shí)就應(yīng)該考慮到封裝設(shè)計(jì)和PCB設(shè)計(jì)，使三者有效地結(jié)合起來。陳蘭兵認(rèn)為，“這時(shí)無論從信號(hào)完整性上來說，還是從設(shè)計(jì)周期上來說，我們都應(yīng)該同時(shí)考慮Silicon-Package-Board的設(shè)計(jì)，并協(xié)調(diào)它們之間的互相聯(lián)系。比如說，有時(shí)在PCB中會(huì)有很難解決的時(shí)序問題，在Package中卻可以很容易地解決。”
Cadence作為系統(tǒng)級(jí)流程設(shè)計(jì)的積極倡導(dǎo)者，其Allegro平臺(tái)即涵蓋了板級(jí)設(shè)計(jì)和封裝級(jí)設(shè)計(jì)，并可以和Cadence的其它幾個(gè)芯片設(shè)計(jì)平臺(tái)串接起來，形成完整的設(shè)計(jì)鏈，實(shí)現(xiàn)數(shù)據(jù)的有效交換和溝通。此外，Cadence的VSIC（Virtual System InterConnect）設(shè)計(jì)方法是一種新的Silicon-Package-Board 協(xié)同設(shè)計(jì)方法，它使得工程師在設(shè)計(jì)早期就可以考慮整個(gè)系統(tǒng)引起的時(shí)序或是信號(hào)完整性的問題，解決了千兆赫信號(hào)設(shè)計(jì)的一大瓶頸。
Allegro DesignWorkbench 則是和MatrixOne聯(lián)合推出的電子設(shè)計(jì)領(lǐng)域第一個(gè)PLM（Product Lifecycle Management）產(chǎn)品，保證了工程師在合適的時(shí)間、合適的地點(diǎn)，選取最合適的器件?！八隙〞?huì)對(duì)現(xiàn)有的設(shè)計(jì)流程帶來深遠(yuǎn)的影響，可能會(huì)縮短工程師50%的設(shè)計(jì)周期”， 陳蘭兵介紹說。
評(píng)論