電源完整性與地彈噪聲的高速PCB仿真

使用基于電磁場分析的設(shè)計軟件來選擇退耦電容的大小及其放置位置可將電源平面與地平面的開關(guān)噪聲減至最小。

隨著信號的沿變化速度越來越快，今天的高速數(shù)字電路板設(shè)計者所遇到的問題在幾年前看來是不可想象的。對于小于1納秒的信號沿變化，PCB板上電源層與地層間的電壓在電路板的 
各處都不盡相同，從而影響到IC芯片的供電，導(dǎo)致芯片的邏輯錯誤。為了保證高速器件的正確動作，設(shè)計者應(yīng)該消除這種電壓的波動，保持低阻抗的電源分配路徑。

為此，你需要在電路板上增加退耦電容來將高速信號在電源層和地層上產(chǎn)生的噪聲降至最低。你必須知道要用多少個電容，每一個電容的容值應(yīng)該是多大，并且它們放在電路板上什么位置最為合適。一方面你可能需要很多電容，而另一方面電路板上的空間是有限而寶貴的，這些細節(jié)上的考慮可能決定設(shè)計的成敗。

反復(fù)試驗的設(shè)計方法既耗時又昂貴，結(jié)果往往導(dǎo)致過約束的設(shè)計從而增加不必要的制造成本。使用軟件工具來仿真、優(yōu)化電路板設(shè)計和電路板資源的使用情況，對于要反復(fù)測試各種電路板配置方案的設(shè)計來說是一種更為實際的方法。本文以一個xDSM(密集副載波多路復(fù)用)電路板的設(shè)計為例說明此過程，該設(shè)計用于光纖/寬帶無線網(wǎng)絡(luò)。軟件仿真工具使用Ansoft的SIwave，SIwave基于混合全波有限元技術(shù)，可以直接從layout工具Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore和 Zuken CR-5000 Board Designer導(dǎo)入電路板設(shè)計。圖1是SIwave中該設(shè)計的PCB版圖。由于PCB的結(jié)構(gòu)是平面的，SIwave可以有效的進行全面的分析，其分析輸出包括電路板的諧振、阻抗、選定網(wǎng)絡(luò)的S參數(shù)和電路的等效Spice模型。


圖1, SIwave中xDSM電路板的PCB版圖，左邊是兩個高速總線，右邊是三個Xilinx的FPGA。

xDSM電路板的尺寸，也就是電源層和地層的尺寸是11