新聞中心

EEPW首頁(yè) > 嵌入式系統(tǒng) > 設(shè)計(jì)應(yīng)用 > 基于FPGA的判決反饋均衡器的設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的判決反饋均衡器的設(shè)計(jì)與實(shí)現(xiàn)

——
作者:徐迎剛 陳偉 黃秋元 王濱 時(shí)間:2007-06-18 來(lái)源:微計(jì)算機(jī)信息 收藏
1.   引言

在移動(dòng)通信和高速無(wú)線數(shù)據(jù)通信中,多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致數(shù)據(jù)傳輸時(shí)不可避免的產(chǎn)生碼間干擾,成為影響通信質(zhì)量的主要因素,而信道的均衡技術(shù)可以消除碼間干擾和噪聲,并減少誤碼率。其中判決反饋均衡器(DFE)是一種非常有效且應(yīng)用廣泛得對(duì)付多徑干擾得措施。目前DFE大致有以下幾種實(shí)現(xiàn)方法:1)采用多片通用數(shù)字濾波器集成電路級(jí)聯(lián)方式,但同時(shí)由與多片帶來(lái)的體積和功耗的增加,在實(shí)際中運(yùn)用不多。2)采用DSP來(lái)實(shí)現(xiàn),如Motorola SC140就是單片的可編程均衡器,采用軟件來(lái)實(shí)現(xiàn)算法,但由于受器件功能限制,在實(shí)時(shí)性要求極高的場(chǎng)合中受到限制。3)采用可編程邏輯器件實(shí)現(xiàn),隨著可編程邏輯器件邏輯門數(shù)量和速度的不斷增加,在單片上實(shí)現(xiàn)系統(tǒng)集成已經(jīng)成為可能,而且FPGA特別適合實(shí)現(xiàn)可配置的判決反饋均衡器。

2.判決反饋均衡器的基本原理

判決反饋均衡器

判決反饋均衡器(DFE)是一種非線性均衡器。如圖1所示,由前饋部分(由FIR濾波器組成)和反饋部分(由IIR濾波器組成)組成,前饋部分可以抵消在時(shí)間上超前的碼間干擾和在時(shí)間是滯后的碼間干擾(由

中心抽頭的位置決定),反饋部分可以抵消在時(shí)間上滯后的碼間干擾。

均衡器的輸出為:

  

式中M,N分別為前饋濾波器和反饋濾波器的長(zhǎng)度。抽頭系數(shù)更新采用DD_LMS(direct decision least mean square)和CMA(constant modulus algorithm)算法,CMA是一種盲自適應(yīng)算法,即不需要訓(xùn)練序列,可以讓均衡器收斂到較低的MSE水平,但由于CMA的誤差量較大,從而步長(zhǎng)較小,CMA的跟蹤能力有限,因而,在DFE設(shè)計(jì)中,CMA常常作為均衡器的初始化算法,即對(duì)多徑信號(hào)的時(shí)延和幅度進(jìn)行粗略估計(jì)。而DD_LMS算法相對(duì)于CMA有更低的MSE水平,并且DD_LMS具有較低的誤差量,從而步長(zhǎng)更大,跟蹤能力強(qiáng),因而,在DFE設(shè)計(jì)中,DD_LMS常常作為均衡器穩(wěn)定后的自適應(yīng)算法。

3.設(shè)計(jì)思想

由于我們?cè)O(shè)計(jì)的DFE是一個(gè)比較復(fù)雜的系統(tǒng),我們?cè)谠O(shè)計(jì)中根據(jù)功能塊自下而上分層次進(jìn)行,這樣可以節(jié)省設(shè)計(jì)時(shí)間,減少設(shè)計(jì)輸入的錯(cuò)誤,消除重復(fù)的電路元件,并能簡(jiǎn)化校驗(yàn)于進(jìn)行修改,在實(shí)際設(shè)計(jì)中,按照模塊的大小和功能分成三部分:如圖二所示,PART I包括接口和DFE均衡器,PART II包括判決器和誤差控制函數(shù)運(yùn)算模塊,PART III為抽頭系數(shù)調(diào)整部分。

DFE均衡器硬件實(shí)現(xiàn)框圖

出于靈活性的考慮,系統(tǒng)采用類似于集散控制而非集中控制的方案,也就是系統(tǒng)沒(méi)有一個(gè)中心控制器,這樣可以保持三個(gè)部分的相對(duì)獨(dú)立,若要改變?cè)O(shè)計(jì),比如改變算法,只需要改變誤差控制函數(shù)運(yùn)算模塊即可。各模塊的恰當(dāng)分割大大增加了系統(tǒng)的靈活性。

4.各模塊的FPGA實(shí)現(xiàn)

4.1 接口模塊

本系統(tǒng)并未涉及具體的A/D器件,僅根據(jù)常用的A/D器件的工作信號(hào)設(shè)計(jì)系統(tǒng)接口模塊。

在轉(zhuǎn)換完成后,一般A/D器件輸出一個(gè)低電平信號(hào)作為A/D的允許信號(hào)。該信號(hào)在系統(tǒng)中為輸入信號(hào)ad_end,接口模塊系統(tǒng)時(shí)鐘始終監(jiān)控ad_end的電平變化,當(dāng)檢測(cè)到ad_end的低電平時(shí),接口模塊產(chǎn)生一個(gè)“開(kāi)始”脈沖作為允許信號(hào),允許DFE的延遲環(huán)節(jié)接收輸入數(shù)據(jù),并開(kāi)始移位。其實(shí)現(xiàn)如圖三所示。

AD接口波形圖

4.2 DFE模塊

均衡器分為FFE(Feedforward Equalizer)和FBE(FeedBackward Equalizer)兩部分,結(jié)構(gòu)類似,前饋濾波器為32階的FIR濾波器,反饋濾波器為64階的IIR濾波器,濾波器系數(shù)寬度都為16位,精度為15位,輸入數(shù)據(jù)寬度為12位,精度為10位,判決器輸出數(shù)據(jù)為2位,精度為0位,該模塊主要由輸入移位寄存器和卷積模塊組成。

(1)輸入移位寄存器

對(duì)于前饋濾波器,由于共有32階,因此輸入寄存器的長(zhǎng)度為32。定義一個(gè)32

fpga相關(guān)文章:fpga是什么




關(guān)鍵詞:

評(píng)論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉