富士通為低功耗、高性能的 45 納米邏輯芯片開發(fā)新工藝

　　富士通公司和富士通實驗室今天宣布了他們在 45 納米 (45 nm)  LSI 邏輯芯片的平臺工藝方面的成果，該成果將低功耗和高性能互聯(lián)技術(shù)結(jié)合在一起。 與早期 45 納米工藝的數(shù)據(jù)相比，新平臺將待機狀態(tài)下出現(xiàn)的電流泄漏降為原先的五分之一，將互聯(lián)引發(fā)的延遲時間縮短了約 14%。 擁有了這些新型的 45 納米平臺工藝，富士通公司將能為其客戶提供比目前市面上速度更快、體積更小、能耗更低的 LSI 邏輯芯片。

新工藝的細節(jié)將在 2007 VLSI 技術(shù)座談會上進行介紹。

　　為支持各種設(shè)備上功能增加所需的高端性能，以及設(shè)備對于多處理器芯片的需求，在 LSI 邏輯芯片上實現(xiàn)更高的集成度變得迫在眉睫。 根據(jù)這一發(fā)展趨勢，具有高度集成、提升性能速度、降低設(shè)備功耗技術(shù)的 45 納米邏輯芯片工藝顯得日益重要。

　　為了提高新一代設(shè)備的 LSI 集成度，需要縮短每個晶體管的柵長并減小互聯(lián)線間的空間。 此外，為實現(xiàn)高速處理，還要將 LSI 芯片內(nèi)數(shù)以百萬計的單個晶體管間用于互聯(lián)的時間延遲降至最低。

　　隨著晶體管柵長的縮短，業(yè)已存在的能耗問題（因門電路無信號電壓時晶體管源與漏之間的泄漏電流而造成—如手機在等待呼叫的待機模式下不進行任何操作處理的期間）會更為嚴重。

　　對于 45 納米平臺，互聯(lián)線的寬度及互聯(lián)線間的空間最小可達到 65 納米。 另外小型化導(dǎo)致互聯(lián)線的電阻增加，如果絕緣層的介電常數(shù)與以前的材料相同，互聯(lián)線的電容就會增大，從而使互聯(lián)延遲加大并有必要使用低介電常數(shù)的材料。

富士通的新技術(shù)

1.新型退火工藝

　　富士通的研究人員發(fā)現(xiàn)形成較淺的源漏區(qū)能有效降低泄漏電流。 但是，如果只把源漏區(qū)做得淺些會增大其電阻，這將降低晶體管的性能。 為了應(yīng)對這一情況，富士通的研究人員開發(fā)了一種稱為毫秒退火 (MSA) 的新型退火工藝。 與以前的退火處理相比，富士通的毫秒退火工藝采用了更高的溫度以降低電阻，加之退火時間短，可形成較淺的源漏區(qū)，從而減小了泄漏電流。

2. 高性能互聯(lián)線

　　富士通的研究人員將介電常數(shù) (k) 為 2.25 的納米聚類硅石 (NCS) —這是目前已知絕緣層中介電常數(shù)最低的—用于低互聯(lián)區(qū)，以最小化互聯(lián)空間。 NCS 是一種充滿空穴的絕緣材料，具有低介電值和高強度。 富士通在 65 納米平臺的初期將 NCS 用于一部分基礎(chǔ)當(dāng)中。 而對于 45 納米平臺，該公司不僅在特定的互聯(lián)層采用 NCS，還將其用于不同的層之間以進一步降低互聯(lián)電容。

成效

　　這一新型退火工藝收效顯著，能夠抑制晶體管電阻、將泄漏電流降為原先的五分之一，因而具有明顯優(yōu)勢，如可將手機的最大待機時間延長五倍。

　　此外，與《國際半導(dǎo)體技術(shù)路線圖》中的 45 納米互聯(lián)技術(shù)標(biāo)準(zhǔn)相比，富士通以其高性能的互聯(lián)技術(shù)將互聯(lián)延遲時間縮短了 14%。

未來發(fā)展

　　這兩種新開發(fā)的技術(shù)降低了待機狀態(tài)下的泄漏電流，同時提高了運行速度。 富士通的目標(biāo)是，2008 年將這些技術(shù)應(yīng)用于適合移動設(shè)備的 LSI 之中，這些設(shè)備是網(wǎng)絡(luò)無處不在的社會的一部分。