基于DSP和FPGA的磁浮列車同步485通信方式研究

 


同步485的收發(fā)器實現(xiàn)

在本文所論述的通信系統(tǒng)中，車輛測速定位單元及車載無線電控制單元雙方均采用XC2S100作為通信收發(fā)器，模擬同步485的發(fā)送與接收時序。同步485的FPGA設計主要是基于Verilog硬件描述語言，所使用的EDA工具包括ISE(含其內部集成工具)、Modelsim。

時鐘及定時信號的的產生

車載無線電控制單元需要產生速率為512k的時鐘信號與20ms一次的ANF信號。另外，該單元在串行接收定位數(shù)據(jù)時接收時鐘應為512k(波特率時鐘)的16倍，即8M。因此，分頻器在同步485通信方式中得到有效應用。

對偶數(shù)分頻，只需設計一個計數(shù)器進行計數(shù)，待計數(shù)至分頻數(shù)的二分之一時，使分頻后的時鐘電平翻轉即可；奇數(shù)分頻較為復雜，因為計數(shù)器不能對非整數(shù)進行計數(shù)，需使用一定的算法進行處理。這里對奇數(shù)分頻模塊進行功能仿真后的波形見圖2。

ANF信號每隔20ms發(fā)送一次，每次發(fā)送脈寬為10個時鐘周期。ANF信號的產生可以分成兩部分實現(xiàn)：首先產生間隔20ms的脈沖信號，然后把此脈沖信號的寬度變成10個時鐘周期。

串行數(shù)據(jù)的發(fā)送與接收

產生串行數(shù)據(jù)時，根據(jù)通信協(xié)議的要求，測速定位單元每隔20ms應串行移出72bits數(shù)據(jù)。如果每個發(fā)送時鐘周期移出一位，則需要72個時鐘周期才能全部移出，因此門控信號也需要保持72個時鐘周期的寬度。

接收串行數(shù)據(jù)時，同步串行接收一幀(72bits)數(shù)據(jù)與異步串行接收是不同的。由于收發(fā)時鐘不是異步的，因此不能以判斷在空閑態(tài)以后出現(xiàn)的第一個低電平作為一幀的開始，而是以門控信號(UEF)的上升沿作為一幀數(shù)據(jù)到來的判斷。為了避免數(shù)據(jù)傳輸過程中毛刺的影響，我們仍以波特率時鐘的16倍進行接收，即每隔16個波特率時鐘周期采樣一次，因此，每個數(shù)據(jù)將在傳輸?shù)拿恳晃坏闹悬c處被采樣。

串行數(shù)據(jù)發(fā)送與接收的仿真時序圖見圖3。

 


收發(fā)器與控制器之間的數(shù)據(jù)交換

基于RS-485的同步通信時序是用FPGA作為通信收發(fā)器來模擬的，但是通信數(shù)據(jù)最終是與系統(tǒng)的CPU進行數(shù)據(jù)交換的。在該通信方式的設計中，通信雙方均采用TMS320F2812作為通信控制器。FPGA與DSP的數(shù)據(jù)交換必須滿足一定的時序，才能保證測速定位單元向車載無線電控制單元實時地傳輸位置及速度信號。本系統(tǒng)中，DSP控制器采用C語言進行軟件設計。

測速定位單元側DSP與FPGA的數(shù)據(jù)交換

TMS320F2812的外部存儲器XINTF可供選擇的外部地址空間有XINTF0、XINTF2及XINTF6。其中XINTF0使用XZCS0AND1作為片選信號，外部存儲器擴展空間為8K；XINTF2與XINTF6分別使用XZCS2、XZCS6AND7作為片選信號，外部存儲器擴展空間均為0.5M。測速定位單元在發(fā)送位置速度信息時，通過DSP的數(shù)據(jù)線傳輸?shù)紽PGA，DSP根據(jù)相應的外部存儲器片選信號找出對應的地址，在從底層傳感器得到一個新的定位數(shù)據(jù)后寫入該地址。相對應的硬件連接框圖見圖4。

根據(jù)協(xié)議要求，定位信息每次發(fā)送時包括5個字節(jié)的用戶數(shù)據(jù)和2個字節(jié)的CRC校驗，因此，16bits數(shù)據(jù)線至少需要連續(xù)發(fā)送四次，才能將底層的定位信息完整地傳送到FPGA。

為了減少硬連線，這里只連接地址線的高五位，對其中的低四位地址線進行4～16譯碼，最高位地址線作為該譯碼器的使能信號。取對應于一個外部存儲器片選信號的四個地址，比如片選信號XZCS2為低，即可選用0xe0000，0xe4000，0xe8000，0xec000四個地址作為DSP向FPGA寫數(shù)據(jù)的地址。

由于每個不同的地址都對應一個地址譯碼值，當四個譯碼值都出現(xiàn)后才可認為一次定位信息傳送完成。這時把連續(xù)接收到的七個字節(jié)加上幀頭及幀尾，作為測速定位單元發(fā)送給車載無線電控制單元的一幀數(shù)據(jù)。

車載無線電控制單元側DSP與FPGA的數(shù)據(jù)交換

為了避免占用過多的CPU資源，車載無線電控制單元中DSP從FPGA讀數(shù)據(jù)時不采用查詢方式，而采用外部中斷來接收數(shù)據(jù)。將DSP的16bits數(shù)據(jù)線與FPGA連接，DSP的XINT1也連接到FPGA的I／O管腳。若選用XZCS0AND1作為外部存儲器片選信號，則DSP從FPGA讀數(shù)據(jù)的尋址空間范圍為0x002000—0x004000，這個地址范圍內所讀出的數(shù)據(jù)即為數(shù)據(jù)線上傳送到DSP的定位數(shù)據(jù)。相對應的硬件連接框圖見圖5。

 


由于FPGA傳送到DSP的一幀數(shù)據(jù)為72bits，因此通過16bits數(shù)據(jù)線傳輸需要5次才能傳送完，每16bits數(shù)據(jù)到達時產生一次外 部中斷。設波特率時鐘為512k，假設來自定位單元完整的一幀數(shù)據(jù)為0x02123456789abcde03，車載無線電單元通過16bits數(shù)據(jù)線分次轉發(fā)到DSP的數(shù)據(jù)則為0x0002、0x1234、0x5678、0x9abc及0xde03。數(shù)據(jù)及中斷信號產生的時序如圖6所示。由圖6可以看出，每對應移出一次dataout，都會相應地發(fā)出一個外部中斷信號xint1，DSP一旦接收到外部中斷，便在中斷服務子程序中從16bits數(shù)據(jù)線讀取信號值。為了完整的接收一幀信號，可在外部中斷服務程序中定義一個16級FIFO，當從FIFO的最底層讀出的數(shù)據(jù)為0x02時，便可以判斷一幀數(shù)據(jù)的開始(若在用戶數(shù)據(jù)和校驗值中存在0x02，則要進行相應的字符轉義)，依次接收以下的數(shù)據(jù)便得到完整的一幀定位信息。

通信雙方的原理圖

根據(jù)以上對同步485實現(xiàn)方法的描述，在ISE中利用ECS工具所描繪的頂層原理圖如圖7和圖8所示。包括測速定位單元同步數(shù)據(jù)發(fā)送和車載無線電控制單元同步數(shù)據(jù)接收兩部分。

圖7中，addr_decode為地址譯碼模塊，用于從DSP完整地接收一幀定位信息；tra485data為串行數(shù)據(jù)及門控信號發(fā)送模塊。其中，din(15：0)直接來自DSP的16bits數(shù)據(jù)線；addr(3：0)與DSP的A17～A14地址線相連；clkin及anfin信號由車載無線電控制單元提供。輸出的dataout及uefout經(jīng)過輸出緩沖及差分電平轉換后送給車載無線電控制單元。

在圖8所示的車載無線電控制單元同步數(shù)據(jù)接收方的原理圖中，divide_512k為發(fā)送時鐘產生模塊，產生通信所需的波特率時鐘；anf_shift用于產生無線電請求信號；rec485data用于串行接收定位信息并通過dataconvert模塊轉發(fā)到通信控制器。其中，Dataout(15：0)直接通過數(shù)據(jù)線連到DSP，Xint1則連到DSP的外部中斷1。anfout和clkout由輸入的晶振頻率分頻后得到，經(jīng)輸出緩沖及差分電平轉換后送給車輛測速定位單元。

 


結語

在高速磁浮列車特殊的通信環(huán)境中，基于RS-485物理層的同步通信方式體現(xiàn)出其抗干擾性強、實時性好、誤碼率低等優(yōu)點，且實現(xiàn)原理簡單。利用FPGA所實現(xiàn)的通信收發(fā)器設計靈活、可靠性高，其功能在實際應用中已得到驗證。