基于C的設(shè)計(jì)方式簡(jiǎn)化FPGA/協(xié)處理器混合平臺(tái)軟硬件協(xié)同設(shè)計(jì)

 

在最近幾年中日益流行在高性能嵌入式應(yīng)用中使用現(xiàn)場(chǎng)可編程門陣列（FPGA）。FPGA已經(jīng)被證明有能力處理各種不同的任務(wù)，從相對(duì)簡(jiǎn)單的控制功能到更加復(fù)雜的算法操作。雖然FPGA在某些功能上比設(shè)計(jì)專用ASIC硬件具有時(shí)間和成本上的優(yōu)勢(shì)，但在面向軟件應(yīng)用中FPGA比傳統(tǒng)處理器和DSP的優(yōu)勢(shì)并沒(méi)有體現(xiàn)出來(lái)。這很大程度上是由于過(guò)去割裂了硬件和軟件開(kāi)發(fā)工具和方法之間的關(guān)系。
　　然而最近FPGA在面向軟件設(shè)計(jì)工具方面的發(fā)展，及器件容量的持續(xù)增加為軟件開(kāi)發(fā)者創(chuàng)造了新的環(huán)境。在這種環(huán)境下，F(xiàn)PGA可視為軟件編譯器的一個(gè)可能的目標(biāo)（連同傳統(tǒng)和非傳統(tǒng)處理器架構(gòu)）?，F(xiàn)在，工具能夠幫助軟件工程師利用FPGA平臺(tái)，同時(shí)在結(jié)合了傳統(tǒng)處理器（或處理器核）和FPGA的單一目標(biāo)平臺(tái)上，幫助這些開(kāi)發(fā)者利用其所具有的高度算法并行性。
　　基于FPGA的計(jì)算平臺(tái)，尤其是那些具有嵌入式“軟”處理器的平臺(tái)，有能力實(shí)現(xiàn)非常高性能的應(yīng)用，而沒(méi)有建立專用定點(diǎn)功能硬件的前期風(fēng)險(xiǎn)。通過(guò)使用最新一代的硬件/軟件協(xié)同設(shè)計(jì)工具，有可能使用多種面向軟件（圖形和基于語(yǔ)言）設(shè)計(jì)方式作為FPGA設(shè)計(jì)過(guò)程的一部分。
　　使用基于FPGA的參考平臺(tái)
　　FPGA中使用嵌入式處理器的優(yōu)勢(shì)之一是能夠在單個(gè)可編程器件上建立硬件/軟件開(kāi)發(fā)對(duì)象——等效硬件參考平臺(tái)，這常常被忽視。即使終端產(chǎn)品不包括嵌入式處理器（將替換外部處理器或其他硬件子系統(tǒng)的接口），快速下載和測(cè)試新的軟件/硬件配置（試驗(yàn)可改變軟件/硬件劃分方案）的能力也能大大地提高設(shè)計(jì)生產(chǎn)率。通過(guò)使用嵌入式處理器作為測(cè)試生成器，單獨(dú)的硬件部件（或硬件編譯的軟件過(guò)程）也可以快速地驗(yàn)證功能。
　　這種快速原型平臺(tái)的典型例子是Altera公司提供的Nios開(kāi)發(fā)包。Cyclone或Stratix FPGA中都包括這個(gè)工具包，除了高性能的Nios 32位軟核處理器核之外還包括多種硬件和軟件外設(shè)接口。在設(shè)計(jì)過(guò)程中可以選擇這種核，使用Altera SOPC Builder工具配置并下載到相應(yīng)的FPGA中。板上本身的連接容許直接和各種不同的外部部件連接，從串口（RS232和USB）到Flash存儲(chǔ)器和網(wǎng)絡(luò)接口。
　　在開(kāi)發(fā)過(guò)程中使用這種板并結(jié)合Altera工具，容許嵌入式系統(tǒng)設(shè)計(jì)者用應(yīng)用原型所需的部件（包括嵌入式處理器）組成目標(biāo)平臺(tái)。然后，軟件開(kāi)發(fā)者能夠關(guān)注應(yīng)用本身，分析和試驗(yàn)不同的硬件/軟件劃分方案。
　　權(quán)衡硬件和軟件資源
　　在一些高性能嵌入式應(yīng)用中，從產(chǎn)品構(gòu)建費(fèi)用和開(kāi)發(fā)成本考慮最佳的資源使用方案是混合處理器方案。在這種方案中應(yīng)用非關(guān)鍵性能的部件位于主處理器（它們可能是或不是嵌入式處理器核），而大計(jì)算量的部件是一個(gè)或多個(gè)DSP芯片、其它標(biāo)準(zhǔn)硬件或?qū)Ｓ肁SIC或FPGA硬件。這種的解決方案通常需要硬件設(shè)計(jì)方式和工具的知識(shí)，但是在性能和成本方面上具有最佳的收益。
　　對(duì)于系統(tǒng)中的每個(gè)處理單元（即標(biāo)準(zhǔn)處理器、DSP、FPGA或ASIC），需要不同水平的專用技能。例如，雖然DSP是軟件可編程的，在工具上的初期投入小，但他們需要在DSP專門的設(shè)計(jì)技術(shù)方面有一些專門經(jīng)驗(yàn)，通常需要匯編級(jí)的編程技能。在另一方面，F(xiàn)PGA在設(shè)計(jì)和工具經(jīng)驗(yàn)上需要相對(duì)高的投入，在硬件設(shè)計(jì)語(yǔ)言作為主要的設(shè)計(jì)輸入方式時(shí)尤其如此。
　　然而FPGA和專用ASIC設(shè)計(jì)所需的經(jīng)驗(yàn)和工具投入相比，顯然FPGA在開(kāi)發(fā)專用硬件上具有更低的風(fēng)險(xiǎn)。的確，相對(duì)于專用ASIC方案的簡(jiǎn)單性和低風(fēng)險(xiǎn)的設(shè)計(jì)過(guò)程是為任何產(chǎn)品選擇FPGA的關(guān)鍵因素是。最近基于軟件的FPGA設(shè)計(jì)工具使這種設(shè)計(jì)過(guò)程具有甚至獲得更大的生產(chǎn)效率。這反過(guò)來(lái)讓系統(tǒng)設(shè)計(jì)者和軟件應(yīng)用開(kāi)發(fā)者在實(shí)際的硬件上能夠更快地嘗試新的算法方式和測(cè)試設(shè)想，使用迭代方式進(jìn)行設(shè)計(jì)。
　　這種迭代方式重要好處是能夠一次改變一個(gè)單元（例如將關(guān)鍵的算法移至FPGA）的設(shè)計(jì)。應(yīng)用最初是完全用軟件進(jìn)行原型設(shè)計(jì)，并驗(yàn)證其正確性，然后由FPGA完成特定的功能，這是在每個(gè)步驟都要對(duì)系統(tǒng)重新進(jìn)行驗(yàn)證的硬件過(guò)程。這種方式被證實(shí)能大大地縮短調(diào)試時(shí)間，降低引入難以調(diào)試的系統(tǒng)錯(cuò)誤的風(fēng)險(xiǎn)。
　　你如何在考慮“將應(yīng)用的哪部分以硬件實(shí)現(xiàn)”上做出最明智的選擇？一個(gè)普遍采用的方式是從用C，Matlab，SystemC或其它一些軟件編程語(yǔ)言的軟件模型開(kāi)始。隨著應(yīng)用模型和部件算法的發(fā)展，設(shè)計(jì)者確定并發(fā)揮設(shè)計(jì)中粗略的并行性（或重新設(shè)計(jì)算法）利用可編程硬件在建立并行結(jié)構(gòu)方面的獨(dú)有能力。增加并行度通常轉(zhuǎn)化為增加硬件資源，它必須在降低大I/O量的算法性能增益上取舍。使用軟件模型驗(yàn)證假設(shè)，建立可重復(fù)的測(cè)試組，這些測(cè)試組可以作為模型，進(jìn)一步提煉為某些可以進(jìn)行軟件和硬件編譯的內(nèi)容。
　　混合軟硬件設(shè)計(jì)方法
　　現(xiàn)今如何開(kāi)發(fā)混合軟件和硬件應(yīng)用呢？如果應(yīng)用是軟件驅(qū)動(dòng)的（現(xiàn)今越來(lái)越多的設(shè)計(jì)是這樣），軟件或系統(tǒng)工程師從編寫代碼（如上所述）來(lái)建立系統(tǒng)原型。另一種是，工程師用更高級(jí)的工具如Simulink（來(lái)自Mathworks），基于UML的工具或其它系統(tǒng)設(shè)計(jì)環(huán)境開(kāi)始設(shè)計(jì)。在這個(gè)過(guò)程中，系統(tǒng)設(shè)計(jì)者或軟件工程師將采用更高級(jí)的設(shè)計(jì)抽象以獲得最大的生產(chǎn)率，但是可能獲得很低的性能結(jié)果。因?yàn)橐赃@種方式自動(dòng)選用的處理器類型是受限的，為性能目標(biāo)轉(zhuǎn)換低級(jí)代碼的機(jī)會(huì)相對(duì)更少。有經(jīng)驗(yàn)的嵌入式開(kāi)發(fā)者可能會(huì)進(jìn)一步用匯編語(yǔ)言優(yōu)化應(yīng)用的各個(gè)部分，或使用專用處理器（即DSP芯片）來(lái)提高性能。硬件工程師可以參與優(yōu)化面向FPGA和ASIC實(shí)現(xiàn)的設(shè)計(jì)中的那部分接口。
　　初始系統(tǒng)設(shè)計(jì)和劃分完成之后，應(yīng)用中需要最高性能的各個(gè)部分可以手工描述出來(lái)，交給硬件工程師。這個(gè)工程師為FPGA或ASIC部分編寫低層的HDL代碼，他們的設(shè)計(jì)生產(chǎn)率通常非常低（軟件工程師1/10或更少）。結(jié)果是應(yīng)用速度增加了，但是代碼和最初的軟件代碼無(wú)法對(duì)應(yīng)，設(shè)計(jì)周期不再一致，系統(tǒng)規(guī)格的改變可能很痛苦。
　　在這種情況下，系統(tǒng)設(shè)計(jì)者必須作為硬件/軟件仲裁者，指定硬件/軟件接口，鎖定設(shè)計(jì)反映設(shè)計(jì)的前期時(shí)間。一旦硬件開(kāi)發(fā)認(rèn)真地展開(kāi)，可能幾乎沒(méi)有機(jī)會(huì)再次從整體上把握應(yīng)用和它的組成算法。
　　基于C的設(shè)計(jì)和原型工具加速開(kāi)發(fā)

　　在上述的方式中，最終的軟件/硬件應(yīng)用是軟件和硬件源文件的組合，一些需要軟件編譯/調(diào)試工具流程，其它需要硬件為主的工具流程和專業(yè)知識(shí)。然而，隨著基于C的FPGA設(shè)計(jì)工具的出現(xiàn)，使得在大部分的設(shè)計(jì)中采用熟悉的軟件設(shè)計(jì)工具和標(biāo)準(zhǔn)C語(yǔ)言成為可能，尤其在那些本身就是算法的硬件部分。后面的性能轉(zhuǎn)換可能會(huì)引入手工的硬件描述語(yǔ)言（HDL）取代自動(dòng)生成的硬件（正如面向DSP處理器的源代碼通常用匯編重新編寫），但是因?yàn)樵O(shè)計(jì)直接從C代碼編譯成最初的FPGA實(shí)現(xiàn)，硬件工程師要參與性能轉(zhuǎn)換的時(shí)間會(huì)進(jìn)一步提早至設(shè)計(jì)階段，系統(tǒng)作為整體可以用更高生產(chǎn)率的軟件設(shè)計(jì)模式來(lái)設(shè)計(jì)。