采用高級節(jié)點ICs實現(xiàn)從概念到推向消費者的最快途徑(08-100)

　　這種良品率優(yōu)化技術(shù)特別適合分級使用，優(yōu)化“被推薦”規(guī)則的利用。目前為止，設(shè)計師對于有效應(yīng)對被推薦的規(guī)則集沒有多少選擇。據(jù)圖4所示規(guī)則組大小的爆炸性增加，使用傳統(tǒng)工具的定制設(shè)計布局團隊，僅在應(yīng)對必要規(guī)則方面就面臨著巨大的挑戰(zhàn)。結(jié)果，布局工程師經(jīng)常在創(chuàng)建物理設(shè)計時忽略被推薦的規(guī)則，導(dǎo)致良品率沒有實現(xiàn)最優(yōu)化。作為選擇，工程師可能會挑選一些被推薦的規(guī)則，并強制性地考慮他們——這種方法通常犧牲了芯片面積與性能。其他方法僅提供了部分解決方案，試圖應(yīng)用手動方法或者簡單的DRC式方法，在一些重要的標準模塊中采用被推薦的規(guī)則。通過全面的Cadence良品率優(yōu)化法，比起先前的其他方法，設(shè)計可以實現(xiàn)對被推薦規(guī)則更高的一致性。

　　核心設(shè)計規(guī)則數(shù)量

　　圖4 為了讓工廠使用當今的193納米波長步進電機印刷45納米功能，設(shè)計師在物理設(shè)計的過程中，必須遵照其創(chuàng)造的關(guān)于形狀與間距的更多限制性規(guī)則。

　　從概念到推向消費者的最快途徑

　　在半導(dǎo)體公司探索45納米技術(shù)優(yōu)勢的過程中，設(shè)計師將會面臨制造影響對設(shè)計性能越來越大的沖擊。結(jié)合業(yè)界頂尖的定制與數(shù)字設(shè)計流程，Cadence高級節(jié)點設(shè)計(Cadence Advanced Node Design)解決方案提供了一種端到端的方法，提供同步的簽收質(zhì)量可制造性分析與實現(xiàn)。經(jīng)過實際制造證明的Cadence，基于模型與規(guī)則的方法，迅速而全面地提供精確的結(jié)果，讓設(shè)計師更加可靠地預(yù)測芯片性能，即便各種新的影響大大提升了高級節(jié)點IC設(shè)計的挑戰(zhàn)。Cadence解決方案提供了一種完整的設(shè)計到制造的解決方案，囊括了開發(fā)、物理實現(xiàn)、簽收和制造。使用這種環(huán)境，半導(dǎo)體公司可以加快復(fù)雜高級節(jié)點IC的量產(chǎn)時間。

　　[CDSI1]Cadence Space-Based Router