多路同步串口的FPGA傳輸實現(xiàn)
—— Design of Multi-channel Synchronous Serial Transmission Base on FPGA
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隨著集成電路技術(shù)的發(fā)展，FPGA和DSP以及ARM以其體積小、速度快、功耗低、設(shè)計靈活、利于系統(tǒng)集成、擴展升級等優(yōu)點，被廣泛地應(yīng)用于高速數(shù)字信號傳輸及數(shù)據(jù)處理，以DSP+FPGA+ARM的架構(gòu)組成滿足實時性要求的高速數(shù)字處理系統(tǒng)已成為一種趨勢，本文主要研究FPGA在高速多路數(shù)據(jù)傳輸中的應(yīng)用。
本文引用地址：http://butianyuan.cn/article/94602.htm系統(tǒng)結(jié)構(gòu)
在DSP多路串行數(shù)據(jù)同時向ARM發(fā)送的系統(tǒng)中，因為數(shù)據(jù)通道有并行要求，應(yīng)用FPGA硬件并行的特點，由FPGA并行接收多路數(shù)據(jù)，經(jīng)過緩沖后再發(fā)送至ARM進行數(shù)據(jù)的高級處理的方案，系統(tǒng)結(jié)構(gòu)圖如圖1所示。
圖1 系統(tǒng)結(jié)構(gòu)圖
FPGA處理模塊實現(xiàn)
DSP的串口傳輸方式為同步串口，每組DSP串口有4個端口，分別為:clk , frame , data_a，data_b[3]。數(shù)據(jù)端口有兩個，本例中只使能data_a,以下統(tǒng)一稱為data。
DSP同步串口傳輸時序如圖2所示，當frame為1時，串行數(shù)據(jù)有效，當frame為0時，一幀數(shù)據(jù)傳輸結(jié)束。本例中DSP傳輸?shù)囊粠瑪?shù)據(jù)為32bit。
圖2 DSP同步串口傳輸時序圖
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