Actel宣布Libero增添重要功能

Actel公司宣布其Libero集成設(shè)計(jì)環(huán)境 (IDE) 增添重要的嶄新功能。全新Libero 6.3軟件提供安全的設(shè)計(jì)流程 — 從綜合直至實(shí)施 — 以便將Actel的CoreMP7 (業(yè)界首個(gè)軟ARM7系列處理器) 集成到Actel的單芯片非揮發(fā)韻殖】殺喑堂耪罅?(FPGA) 中。隨著這個(gè)軟件的推出，Actel以其業(yè)界領(lǐng)先的SmartTime靜態(tài)時(shí)序分析環(huán)境為基礎(chǔ)，提供強(qiáng)化的最小延遲支持，并以獨(dú)特的方式實(shí)現(xiàn)高速FPGA的精確時(shí)間保持特性。這款強(qiáng)化的軟件還可自動(dòng)實(shí)現(xiàn)I/O電壓分配任務(wù)，并支持Actel的新型RTAX4000S器件 — 業(yè)界太空應(yīng)用中最高密度的FPGA。

Actel工具市場(chǎng)部高級(jí)經(jīng)理Michael Mertz稱：“Libero 6.3 IDE結(jié)合業(yè)界最佳的第三方EDA工具和Actel的專有設(shè)計(jì)工具，延續(xù)了Actel以多功能工具套件提供無(wú)與倫比的價(jià)值的傳統(tǒng)。通過(guò)提升Libero來(lái)支持軟ARM7系列處理器的實(shí)施，我們可讓更多FPGA設(shè)計(jì)人員享用這種先進(jìn)的微處理器技術(shù)。而且，透過(guò)將先前的人手作業(yè)自動(dòng)化，并提供獨(dú)特的時(shí)序分析功能，F(xiàn)PGA設(shè)計(jì)人員更可迅速獲得最佳成果。”

經(jīng)優(yōu)化以支持CoreMP7

Libero 6.3提供先進(jìn)的塊級(jí)方法，讓設(shè)計(jì)人員圍繞CoreMP7聚集IP，并以可預(yù)測(cè)的時(shí)序和驗(yàn)證操作，將其映射在Actel的ProASIC3/E FPGA結(jié)構(gòu)中。Libero 6.3緊密集成了來(lái)自Magma Design Automation、Mentor Graphics和Synplicity的業(yè)界領(lǐng)先的第三方工具，使到集成了CoreMP7的設(shè)計(jì)可實(shí)現(xiàn)無(wú)縫的綜合、驗(yàn)證和物理綜合。Synplicity和Magma Design Automation的綜合和物理綜合工具中均有先進(jìn)的黑盒子支持功能，能夠?qū)崿F(xiàn)安全的設(shè)計(jì)流程，而Actel專有的工具則提供現(xiàn)代化的加密技術(shù)，保護(hù)具價(jià)值的ARM7 IP免遭非法存取。Actel的工具還提供所需的時(shí)序分析和布局功能，以簡(jiǎn)化和加速采用CoreMP7的系統(tǒng)設(shè)計(jì)。

 

與以SRAM為基礎(chǔ)的器件不同，Actel難以侵入的Flash架構(gòu)和功能強(qiáng)大的加密技術(shù)能保護(hù)ARM7和用戶IP免受反向工程或盜竊的問(wèn)題影響，有助于保護(hù)公司的競(jìng)爭(zhēng)優(yōu)勢(shì)及開(kāi)發(fā)投資。Libero 6.3為Actel器件提供獨(dú)特的端對(duì)端安全流程，容許首個(gè)以ARM處理器為基礎(chǔ)的技術(shù)能在可編程邏輯上作為軟IP內(nèi)核實(shí)施。結(jié)果，設(shè)計(jì)人員能夠?yàn)楦鞣N以價(jià)值為基礎(chǔ)的消費(fèi)電子、工業(yè)、汽車(chē)和高可靠性應(yīng)用等，構(gòu)建別具成本經(jīng)濟(jì)的解決方案。

先進(jìn)功能和新器件支持

Libero 6.3提供增強(qiáng)的時(shí)序和布局功能，能促進(jìn)更佳的設(shè)計(jì)實(shí)施和提高設(shè)計(jì)人員效率。Actel領(lǐng)先業(yè)界的SmartTime時(shí)序分析環(huán)境現(xiàn)具有“強(qiáng)化的最小延遲” (Enhanced_Min_Delay, EMD) 功能，這個(gè)全面的工序首次將精確的保持時(shí)間分析功能引進(jìn)于FPGA設(shè)計(jì)領(lǐng)域中。EMD能省去實(shí)現(xiàn)最小延遲的過(guò)度保守操作，以改進(jìn)系統(tǒng)設(shè)計(jì)的時(shí)序收斂。這種顯著的性能提升以獨(dú)特方式為SmartTime用戶帶來(lái)優(yōu)勢(shì)，通過(guò)更全面的方法來(lái)驗(yàn)證內(nèi)部和芯片至芯片級(jí)別的設(shè)置和保持時(shí)序。

Libero 6.3還采用先進(jìn)的匹配算法，自動(dòng)進(jìn)行I/O電壓分配，緩解以處理器為基礎(chǔ)復(fù)雜設(shè)計(jì)的耗時(shí)工序，來(lái)優(yōu)化I/O配置。這種新的I/O庫(kù)分配器在布局過(guò)程中，可以自動(dòng)將VCCI電壓和VREF引腳分配至合適的未獲分配的I/O中。將這種先前以人手完成的過(guò)程自動(dòng)化，可以簡(jiǎn)化FPGA設(shè)計(jì)，尤其是包含多達(dá)80個(gè)不同種類(lèi)I/O的復(fù)雜器件。

此外，Libero 6.3還提供所需的工具，針對(duì)采用Actel全新RTAX4000S器件的新一代高可靠性太空設(shè)計(jì)進(jìn)行定標(biāo)、布局和驗(yàn)證操作。RTAX4000S具有400萬(wàn)個(gè)系統(tǒng)門(mén)，是業(yè)界最高密度的耐輻射FPGA。

關(guān)于Libero集成設(shè)計(jì)環(huán)境

Actel的Libero 6.3 IDE集成了來(lái)自EDA伙伴最卓越先進(jìn)的設(shè)計(jì)工具，包括Magma、Mentor Graphics、SynaptiCAD和Synplicity等各大EDA公司，以及由Actel定制開(kāi)發(fā)的工具，集成至單一FPGA開(kāi)發(fā)套裝中。Libero工具套裝支持混合模式設(shè)計(jì)輸入，讓設(shè)計(jì)人員可選擇在設(shè)計(jì)中將高級(jí)VHDL或Verilog HDL語(yǔ)言模塊與原理圖模塊混合起來(lái)。