FPGA實戰(zhàn)開發(fā)技巧（13）-基于IP的設(shè)計已成為目前FPGA設(shè)計的主流方法之一，本章首先給出IP的定義，然后以FFT IP核為例，介紹賽靈思IP核的應(yīng)用。
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FPGA 賽靈思 IP核
FPGA實戰(zhàn)開發(fā)技巧（11）-在串行模式下，需要微處理器或微控制器等外部主機通過同步串行接口將配置數(shù)據(jù)串行寫入FPGA芯片，其模式選擇信號M[2:0]=3’b111
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FPGA 賽靈思
組合運用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松-對于需要在PCB板上使用大規(guī)模FPGA器件的設(shè)計人員來說，I/O引腳分配是必須面對的眾多挑戰(zhàn)之一。
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賽靈思 FPGA
如何在EDK中使用自己的 IP核？-如何在EDK中使用自己的 IP核呢？ 這是很多人夢寐以求的事情。然而在EDK以及ISE的各種文檔中對此卻遮遮掩掩，欲語還休。
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賽靈思 ISE IP
FPGA開發(fā)要掌握的六大基礎(chǔ)知識（3）-Xilinx FPGA開發(fā)軟件為ISE.現(xiàn)在其版本更新比較快，大家現(xiàn)在常用的版本都在ISE12.1了。
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FPGA 賽靈思 Xilinx
system generator入門筆記-System Generator是Xilinx公司進(jìn)行數(shù)字信號處理開發(fā)的一種設(shè)計工具，它通過將Xilinx開發(fā)的一些模塊嵌入到Simulink的庫中，可以在Simulink中進(jìn)行定點仿真，可是設(shè)置定點信號的類型，這樣就可以比較定點仿真與浮點仿真的區(qū)別。并且可以生成HDL文件，或者網(wǎng)表，可以再ISE中進(jìn)行調(diào)用。
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Xilinx 賽靈思 Simulink
在FPGA開發(fā)中盡量避免全局復(fù)位的使用？（1）-最近幾天讀了Xilinx網(wǎng)站上一個很有意思的白皮書（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前設(shè)計中很少注意到的一些細(xì)節(jié)。
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Xilinx 賽靈思
FPGA全局時鐘和第二全局時鐘資源的使用方法-目前,大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計,對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設(shè)計的要求,一般在FPGA設(shè)計中采用全局時鐘資源驅(qū)動設(shè)計的主時鐘,以達(dá)到最低的時鐘抖動和延遲。
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全局時鐘 FPGA 賽靈思
不可錯過的400Gbps以太網(wǎng)演示-在那里，毫無疑問你會駐足在賽靈思展位前（# 23）觀看一個基于賽靈思Virtex UltraScale VU095 FPGA評估板VCU109的Spirent 400G以太網(wǎng)測試系統(tǒng)，該系統(tǒng)連接四個100Gbps的住友電工 CFP4 LR4光模塊。
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賽靈思 FPGA 光模塊
如何在芯片的PL上構(gòu)建軟核處理器？-到目前為止，我們已經(jīng)在之前的文章中聊過Zynq SOC內(nèi)部的 PS和PL，以及在Zynq SoC PS部分的ARM Cortex-A9處理器上運行的操作系統(tǒng)。但是有一個領(lǐng)域我們還沒有去探索過，那就是在芯片的PL上構(gòu)建軟核處理器。
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MicroZed 賽靈思
System generator如何與MATLAB進(jìn)行匹配？-system generator是xilinx公司的系統(tǒng)級建模工具，它是擴展mathworks公司的MATLAB下面的simulink平臺，添加了XILINX FPGA專用的一些模塊。加速簡化了FPGA的DSP系統(tǒng)級硬件設(shè)計。
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xilinx 賽靈思 MATLAB
使用VIVADO對7系列FPGA的高效設(shè)計心得-隨著xilinx公司進(jìn)入20nm工藝，以堆疊的方式在可編程領(lǐng)域一路高歌猛進(jìn)，與其配套的EDA工具——新一代高端FPGA設(shè)計軟件VIVADO也備受關(guān)注和飽受爭議。
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FPGA VIVADO 賽靈思
ZYNQ器件的啟動配置方法-無任是用CPU作為系統(tǒng)的主要器件，還是用FPGA作為系統(tǒng)的主要器件，系統(tǒng)設(shè)計中首先要考慮到的問題就是處理器的啟動加載問題。
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FPGA XILINX 賽靈思
從可編程器件發(fā)展看FPGA未來趨勢-可編程邏輯器件的發(fā)展歷史可編程邏輯器件的發(fā)展可以劃分為4個階段，即從20世紀(jì)70年代初到70年代中為第1段，20世紀(jì)70年代中到80年代中為第2階段，20世紀(jì)80年代到90年代末為第3階段，20世紀(jì)90年代末到目前為第4階段。
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FPGA 可編程器件 賽靈思
底層內(nèi)嵌功能單元與軟核、硬核以及固核-內(nèi)嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核(Soft Core)?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA 成為了系統(tǒng)級的設(shè)計工具，使其具備了軟硬件聯(lián)合設(shè)計的能力，逐步向SOC 平臺過渡。
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FPGA 賽靈思 DLL
賽靈思介紹
賽靈思公司____________全球完整可編程邏輯解決方案的領(lǐng)導(dǎo)廠商
(2009年3月)
賽靈思公司（NASDAQ: XLNX）是全球完整可編程邏輯解決方案的領(lǐng)導(dǎo)廠商，占有該市場超過一半以上的份額，2008年度賽靈思公司的收入為19.1億美元。賽靈思屢獲殊榮的各種產(chǎn)品，包括硅片、軟件、IP、開發(fā)板、入門套件，可使設(shè)計者為多種終端市場提供應(yīng)用并大大縮短上市時間，包括航天/國防、汽車、 [
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