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EEPW首頁(yè) >> 主題列表 >> 靜態(tài)時(shí)序

數(shù)字電路(fpga/asic)設(shè)計(jì)入門(mén)之靜態(tài)時(shí)序分析

  •   靜態(tài)時(shí)序分析簡(jiǎn)稱(chēng)STA(Static Timming Analysis),它提供了一種針對(duì)大規(guī)模門(mén)級(jí)電路進(jìn)行時(shí)序驗(yàn)證的有效方法。它指需要更具電路網(wǎng)表的拓?fù)洌涂梢詸z查電路設(shè)計(jì)中所有路徑的時(shí)序特性,測(cè)試電路的覆蓋率理論上可以達(dá)到100%,從而保證時(shí)序驗(yàn)證的完備性;同時(shí)由于不需要測(cè)試向量,所以STA驗(yàn)證所需時(shí)間遠(yuǎn)小于門(mén)級(jí)仿真時(shí)間。但是,靜態(tài)時(shí)序分析也有自己的弱點(diǎn),它無(wú)法驗(yàn)證電路功能的正確性,所以這一點(diǎn)必須由RTL級(jí)的功能仿真來(lái)保證,門(mén)級(jí)網(wǎng)表功能的正確性可以用門(mén)級(jí)仿真技術(shù),也可以用后面講到的形式驗(yàn)證技術(shù)。值
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片上系統(tǒng)芯片設(shè)計(jì)與靜態(tài)時(shí)序分析

  • 摘 要 在集成電路設(shè)計(jì)技術(shù)已進(jìn)入第四代的今天,一個(gè)電子系統(tǒng)或分系統(tǒng)可以完全集成在一個(gè)芯片之上,即系統(tǒng)芯片(SO ...
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靜態(tài)時(shí)序介紹

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