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EEPW首頁 >> 主題列表 >> 靜態(tài)時序

靜態(tài)時序 文章 進入靜態(tài)時序技術社區(qū)

數字電路(fpga/asic)設計入門之靜態(tài)時序分析

  • 　　靜態(tài)時序分析簡稱STA(Static Timming Analysis)，它提供了一種針對大規(guī)模門級電路進行時序驗證的有效方法。它指需要更具電路網表的拓撲，就可以檢查電路設計中所有路徑的時序特性，測試電路的覆蓋率理論上可以達到100%，從而保證時序驗證的完備性;同時由于不需要測試向量，所以STA驗證所需時間遠小于門級仿真時間。但是，靜態(tài)時序分析也有自己的弱點，它無法驗證電路功能的正確性，所以這一點必須由RTL級的功能仿真來保證，門級網表功能的正確性可以用門級仿真技術，也可以用后面講到的形式驗證技術。值
  • 關鍵字： fpga  asic  靜態(tài)時序  

片上系統芯片設計與靜態(tài)時序分析

  • 摘 要 在集成電路設計技術已進入第四代的今天，一個電子系統或分系統可以完全集成在一個芯片之上，即系統芯片（SO ...
  • 關鍵字： 片上系統  靜態(tài)時序  
共2條 1/1 1

靜態(tài)時序介紹

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