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應(yīng)用材料公司突破導線技術(shù)傳統(tǒng)瓶頸

  • 　　應(yīng)用材料公司(AppliedMaterials)宣布其全新EnduraVolta化學氣相沈積(CVD)系統(tǒng)加入獨特的鈷金屬后，一舉突破導線技術(shù)傳統(tǒng)瓶頸，讓“摩爾定律”持續(xù)向下進展到20納米。此外，應(yīng)材的EnduraVentura實體氣相沈積(PVD)系統(tǒng)不但成功協(xié)助客戶降低成本，更可制造出體積更小、耗能更低、性能更高的整合型3D芯片。 　　在強大技術(shù)創(chuàng)新突破的支持下，應(yīng)用材料公司在營運方面也頗有斬獲。應(yīng)用材料公司臺灣區(qū)總裁余定陸表示，拜半導體事業(yè)的蓬勃發(fā)展與應(yīng)用材料公司不
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FinFET并非半導體演進最佳選項

  • 　　在歷史上，半導體產(chǎn)業(yè)的成長仰賴制程節(jié)點每一次微縮所帶來的電晶體成本下降;但下一代晶片恐怕不會再伴隨著成本下降，這將會是半導體產(chǎn)業(yè)近20~30年來面臨的最嚴重挑戰(zhàn)。 　　具體來說，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過每個邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問題部分源自于在新制程節(jié)點，難以維持高參數(shù)良率(parametric yields)以及低
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FinFET并非半導體演進最佳選項

  • 　　在歷史上，半導體產(chǎn)業(yè)的成長仰賴制程節(jié)點每一次微縮所帶來的電晶體成本下降;但下一代晶片恐怕不會再伴隨著成本下降，這將會是半導體產(chǎn)業(yè)近20~30年來面臨的最嚴重挑戰(zhàn)。 　　具體來說，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過每個邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問題部分源自于在新制程節(jié)點，難以維持高參數(shù)良率(parametric yields)以
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Cadence物理驗證系統(tǒng)通過FinFET制程認證

  • 　　重點：　　·?認證確保精確性方面不受影響，并包含用于65納米至14納米FinFET制程的物理驗證簽收的先進技術(shù)　　·?雙方共同的客戶可通過它與Cadence?Virtuoso及Encounter平臺的無縫集成進行版圖設(shè)計和驗證版圖　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司今天宣布Cadence??Physical?Verification?System?(PVS)通過了GLOBALFOUNDRIES的認證，可用于65納米
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下一代晶體管技術(shù)何去何從

  • 　　大量的金錢和精力都花在探索FinFET工藝，它會持續(xù)多久和為什么要替代他們? 　　在近期內(nèi)，從先進的芯片工藝路線圖中看已經(jīng)相當清楚。芯片會基于今天的FinFET工藝技術(shù)或者另一種FD SOI工藝的平面技術(shù)，有望可縮小到10nm節(jié)點。但是到7nm及以下時，目前的CMOS工藝路線圖已經(jīng)不十分清晰。 　　半導體業(yè)已經(jīng)探索了一些下一代晶體管技術(shù)的候選者。例如在7nm時，采用高遷移率的FinFET，及用III-V族元素作溝道材料來提高電荷的遷移率。然后，到5nm時，可能會有兩種技術(shù)，其中一種是環(huán)柵F
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半導體工藝向14/16nm FINFET大步前進

  • 幾乎所有繼續(xù)依靠先進半導體工藝來帶給自己芯片性能與功耗競爭優(yōu)勢的廠商，紛紛將自己的設(shè)計瞄準了即將全面量產(chǎn)的FINFET技術(shù)。在這一市場需求推動下，似乎20nm這一代，成為很多代工廠眼中的雞肋，巴不得直接跨越20nm，直奔16/14nm的FINFET。
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SoC系統(tǒng)開發(fā):FinFET在系統(tǒng)級意味著什么

  • FinFET給芯片設(shè)計業(yè)帶來的改變幾乎是革命性的，帶來了各種新的要求，同時也推動了各種創(chuàng)新。
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SoC系統(tǒng)開發(fā)：FinFET在系統(tǒng)級意味著什么

  • 　　大家都在談?wù)揊inFET——可以說，這是MOSFET自1960年商用化以來晶體管最大的變革。幾乎每個人——除了仍然熱心于全耗盡絕緣體硅薄膜(FDSOI)的人，都認為20nm節(jié)點以后，F(xiàn)inFET將成為SoC的未來。但是對于要使用這些SoC的系統(tǒng)開發(fā)人員而言，其未來會怎樣呢? 　　回答這一問題最好的方法應(yīng)該是說清楚FinFET對于模擬和數(shù)字電路設(shè)計人員以及SoC設(shè)計人員究竟意味著什么。從這些信息中，我們可以推斷出FinFET在系統(tǒng)級意味著什么。
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Synopsys力挺臺積電16納米FinFET

  • 　　全球IC矽智財供應(yīng)商新思科技(Synopsys)力挺臺積電的16納米FinFET(鰭式場效晶體管)，全力協(xié)助臺積電加入導入這項新制程量產(chǎn)行列。 　　新思科技是「臺積電大同盟」成員之一，昨天也宣布獲臺積電頒發(fā)開放創(chuàng)創(chuàng)新平臺(OIP)「2013年度最佳伙伴獎」，以表彰對臺積電先進制程的貢獻。 　　臺積電16納米FinFET制程，是對抗英特爾及三星等勁敵的重要技術(shù)，臺積電將以大同盟的陣營，聯(lián)合IP、自動化工具、設(shè)備及芯片設(shè)計業(yè)的力量應(yīng)戰(zhàn)。臺積電16納米預定明年第4季試產(chǎn)，2015年第1季量產(chǎn)。
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先進制程競賽Xilinx首重整合價值

  • 　　由于ASIC的研發(fā)成本居高不下，加上近來FPGA不斷整合更多的功能，同時也突破了過往功耗過高的問題，尤其當進入28奈米制程之后，其性價比開始逼近ASSP與ASIC，促使FPGA開始取代部分ASIC市場，應(yīng)用范圍也逐步擴張。 　　附圖: Xilinx揭露未來市場競爭狀況。 資料來源：Xilinx 　　掌握這樣的趨勢，讓FPGA大廠Xilinx在28奈米的產(chǎn)品營收持續(xù)成長。 Xilinx企業(yè)策略與行銷資深副總裁Steve Glaser指出，預估今年在28奈米產(chǎn)品線將會有1億美元的營收，市占率高
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新開發(fā)FinFET整合III-V族與矽材料

  • 　　比利時微電子研究中心(IMEC)宣稱開發(fā)出全球首款在300mm晶圓上整合III-V族與矽晶材料的3DFinFET化合物半導體。IMEC的新制程目標是希望能持續(xù)微縮CMOS至7nm及其以下，以及實現(xiàn)混合CMOS-RF與CMOS光電元件的化合物。 　　隨著晶片微縮即將接近原子級的限制，業(yè)界致力于提高晶片性能與降低功耗的各種方法逐漸面臨瓶頸。透過為矽晶整合更高性能的材料，例如可提供更高載子速度與更高驅(qū)動電流的III-V族電晶體通道，這種新的化合物半導體可望超越矽晶本身性能，持續(xù)微縮至更制程。 　
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Mentor工具被納入臺積電16納米FinFET制程技術(shù)參考流程

  • Mentor Graphics公司(納斯達克代碼：MENT)日前宣布它已完成其用于臺積電16納米FinFET制程的數(shù)字成套工具。臺積電16納米參考流程包含一些新功能，用于Olympus-SoC?布局與布線系統(tǒng)的16納米設(shè)計，以及Calibre?物理驗證和可制造性設(shè)計(DFM)平臺。
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FinFET新技術(shù)對半導體制造產(chǎn)業(yè)的影響

  • 　　FinFET稱為鰭式場效晶體管，由于晶體管的形狀與魚鰭的相似性而得到該命名。這是一種新的互補式金氧半導體(CMOS)晶體管。FinFET是對場效晶體管的一項創(chuàng)新設(shè)計，變革了傳統(tǒng)晶體管結(jié)構(gòu)，其控制電流通過的閘門被設(shè)計成類似魚鰭的叉狀3D架構(gòu)，將原來的單側(cè)控制電路接通與斷開變革為兩側(cè)。 　　FinFET這樣創(chuàng)新設(shè)計的意義，在于改善了電路控制并減少漏電流，縮短了晶體管的閘長，對于制程流程、設(shè)備、電子設(shè)計自動化、IP與設(shè)計方法等產(chǎn)生重要影響與變革。FinFET技術(shù)升溫，使得半導體業(yè)戰(zhàn)火重燃，尤其是以Fi
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FinFET引爆投資熱　半導體業(yè)啟動新一輪競賽

  • 　　半導體業(yè)界已發(fā)展出運用FinFET的半導體制造技術(shù)，對制程流程、設(shè)備、電子設(shè)計自動化、IP與設(shè)計方法產(chǎn)生極大變化。特別是IDM業(yè)者與晶圓代工廠正競相加碼研發(fā)以FinFET生產(chǎn)應(yīng)用處理器的技術(shù)，促使市場競爭態(tài)勢急速升溫。 　　過去數(shù)10年來，互補式金屬氧化物半導體(CMOS)平面電晶體一直是電子產(chǎn)品的主要建構(gòu)材料，電晶體幾何結(jié)構(gòu)則一代比一代小，因此能開發(fā)出高效能且更便宜的半導體晶片。 　　然而，電晶體在空間上的線性微縮已達極限，電晶體縮小到20奈米(nm)以下，會降低通道閘極控制效果，造成汲極(Dr
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專家聚首談FinFET趨勢下3D工藝升級挑戰(zhàn)

  • 　　日前，SeMind舉辦了圓桌論壇，邀請半導體設(shè)計與制造的專家齊聚一堂，共同探討未來晶體管、工藝和制造方面的挑戰(zhàn)，專家包括GLOBALFOUNDRIES的高級技術(shù)架構(gòu)副總裁Kengeri SUBRAMANI ，Soitec公司首席技術(shù)官Carlos Mazure，Intermolecular半導體事業(yè)部高級副總裁兼總經(jīng)理Raj Jammy以及Lam公司副總裁Girish Dixit。 　　SMD ：從你們的角度來看，工藝升級短期內(nèi)的挑戰(zhàn)是什么? 　　Kengeri ：眼下，我們正在談?wù)摰?8nm到2
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