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EEPW首頁 >> 主題列表 >> asic ip

實際案例說明用基于FPGA的原型來測試、驗證和確認IP——如何做到魚與熊掌兼得?

  • 本系列文章從數(shù)字芯片設計項目技術總監(jiān)的角度出發(fā),介紹了如何將芯片的產(chǎn)品定義與設計和驗證規(guī)劃進行結合,詳細講述了在FPGA上使用硅知識產(chǎn)權(IP)內(nèi)核來開發(fā)ASIC原型項目時,必須認真考慮的一些問題。全文從介紹使用IP核這種預先定制功能電路的必要性開始,通過闡述開發(fā)ASIC原型設計時需要考慮到的IP核相關因素,用八個重要主題詳細分享了利用ASIC IP來在FPGA上開發(fā)原型驗證系統(tǒng)設計時需要考量的因素。同時還提供了實際案例來對這些話題進行詳細分析。這八個主題包括:一款原型和最終ASIC實現(xiàn)之間的要求有何不同
  • 關鍵字: FPGA  FPGA的原型  確認IP  ASIC  SmartDV  

智權半導體/SmartDV力助高速發(fā)展的中國RISC-V CPU IP廠商走上高質量發(fā)展之道

  • 進入2024年,全球RISC-V社群在技術和應用兩個方向上都在加快發(fā)展,中國國內(nèi)的RISC-V CPU IP提供商也在內(nèi)核性能和應用擴展方面取得突破。從幾周前在杭州舉行的2024年RISC-V中國峰會以及其他行業(yè)活動和廠商活動中,可以清楚地看到這一趨勢。作為全球領先的IP供應商,SmartDV也從其中國的客戶和志趣相投的RISC-V CPU IP供應商那里獲得了一些建議和垂詢,希望和我們建立伙伴關系攜手在AI時代共同推動芯片產(chǎn)業(yè)繼續(xù)高速發(fā)展。SmartDV也看到了這一新的浪潮。上一次在行業(yè)慶祝RISC-V
  • 關鍵字: 智權  SmartDV  RISC-V  CPU IP  

將ASIC IP核移植到FPGA上——如何測試IP核的功能和考慮純電路以外的其他因素

  • 本系列文章從數(shù)字芯片設計項目技術總監(jiān)的角度出發(fā),介紹了如何將芯片的產(chǎn)品定義與設計和驗證規(guī)劃進行結合,詳細講述了在FPGA上使用IP核來開發(fā)ASIC原型項目時,必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始,通過闡述開發(fā)ASIC原型設計時需要考慮到的IP 核相關因素,用八個重要主題詳細分享了利用ASIC IP來在FPGA上開發(fā)原型驗證系統(tǒng)設計時需要考量的因素。在上篇文章中,我們分享了第五到第六主題,介紹了我們?nèi)绾未_保在FPGA上實現(xiàn)所需的性能和在時鐘方面必須加以考量的因素有哪些。本篇
  • 關鍵字: 202409  ASIC IP核  FPGA  SmartDV  

將ASIC IP核移植到FPGA上——如何確保性能與時序以完成充滿挑戰(zhàn)的任務!

  • 本系列文章從數(shù)字芯片設計項目技術總監(jiān)的角度出發(fā),介紹了如何將芯片的產(chǎn)品定義與設計和驗證規(guī)劃進行結合,詳細講述了在FPGA上使用IP核來開發(fā)ASIC原型項目時,必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始,通過闡述開發(fā)ASIC原型設計時需要考慮到的IP核相關因素,用八個重要主題詳細分享了利用ASIC IP來在FPGA上開發(fā)原型驗證系統(tǒng)設計時需要考量的因素。在上篇文章中,我們分享了第二到第四主題,介紹了使用FPGA進行原型設計時需要立即想到哪些基本概念、在將專為ASIC技術而設計的I
  • 關鍵字: ASIC IP  FPGA  SmartDV  

新思科技推出業(yè)內(nèi)首款獲得ISO/SAE 21434網(wǎng)絡安全合規(guī)認證的IP產(chǎn)品,加速汽車安全領域發(fā)展

  • 摘要:●? ?新思科技ARC HS4xFS處理器IP和新思科技IP開發(fā)流程均通過獨立審計機構SGS-T?V Saar的ISO/SAE 21434認證?!? ?獲得ISO/SAE 21434認證可應對不斷變化的網(wǎng)絡安全威脅,有助于在整個生命周期內(nèi)為汽車系統(tǒng)提供長期的安全性與可靠性?!? ?經(jīng)過安全風險分析(SRA)認證的新思科技ARC HS4xFS處理器IP助力開發(fā)者能夠以安全的方式將IP集成到系統(tǒng)中,從而滿足ISO/SAE 21434要求?!?n
  • 關鍵字: 新思科技  ISO/SAE 21434  網(wǎng)絡安全合規(guī)認證  IP  汽車安全  

將ASIC IP核移植到FPGA上——更新概念并推動改變以完成充滿挑戰(zhàn)的任務!

  • 本系列文章從數(shù)字芯片設計項目技術總監(jiān)的角度出發(fā),介紹了如何將芯片的產(chǎn)品定義與設計和驗證規(guī)劃進行結合,詳細講述了在FPGA上使用IP核來開發(fā)ASIC原型項目時,必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始,通過闡述開發(fā)ASIC原型設計時需要考慮到的IP核相關因素,用八個重要主題詳細分享了利用ASIC所用IP來在FPGA上開發(fā)原型驗證系統(tǒng)設計時需要考量的因素。在上篇文章中,我們介紹了將ASIC IP移植到FPGA原型平臺上的必要性,并對原型設計中各種考量因素進行了總體概述,分析開發(fā)A
  • 關鍵字: ASIC IP  FPGA  SmartDV  

燦芯半導體發(fā)布通用高性能小數(shù)分頻鎖相環(huán)IP及相關解決方案

  • 一站式定制芯片及IP供應商——燦芯半導體(上海)股份有限公司近日宣布成功研發(fā)出一款通用高性能小數(shù)分頻鎖相環(huán)(fractional-N PLL) IP,支持24bits高精度小數(shù)分頻,最高輸出頻率4.5Ghz,另外還支持擴頻時鐘(SSC)功能,可以為客戶提供多功能的小數(shù)分頻 PLL解決方案。PLL電路一般用于產(chǎn)生輸出頻率,輸出頻率值與PLL的參考輸入頻率呈倍數(shù)關系。小數(shù)分頻PLL通過頻率乘法比例的小數(shù)值,實現(xiàn)更精確的輸出頻率控制,從而提供更高精度和準確度的輸出頻率。SSC發(fā)生器是在一定頻率范圍內(nèi)調制時鐘信號
  • 關鍵字: 燦芯半導體  小數(shù)分頻  鎖相環(huán)  IP  

非英偉達聯(lián)盟崛起 ASIC廠吃香

  • 英偉達(NVIDIA)恐受到法國反壟斷監(jiān)管機關的指控,「非英偉達陣營」同唱凱歌,UALink(Ultra Accelerator Link)聯(lián)盟及UXL基金會兩大陣營反撲,將大幅提升專用ASIC開發(fā)力度,相關硅智財可望獲得多方采用。法人指出,臺廠受惠晶圓代工領導地位,ASIC、IP布局完整,搶搭非輝聯(lián)盟崛起列車。 半導體業(yè)者表示,ASIC大廠創(chuàng)意、智原、巨有科技,硅智財M31、力旺,及神盾集團積極布局該領域。神盾年初以約當47億元價值并購新創(chuàng)IP公司干瞻,旗下安國、芯鼎也同步搶進ASIC市場。GPU在AI
  • 關鍵字: 英偉達  ASIC  GPU  AI模型訓練  

IC設計倚重IP、ASIC趨勢成形

  • 半導體制程進入2奈米,擷發(fā)科技董事長楊健盟指出,IC設計難度陡增,未來硅智財、ASIC角色將更加吃重,協(xié)助IC設計以SoC方式因應AI新世代。楊健盟分析,過往IDM分拆晶圓代工之典范,將在IC設計上發(fā)生,AI時代IC設計大者恒大趨勢成形。 擷發(fā)科技已獲國際芯片大廠AI芯片外包訂單,楊健盟認為,現(xiàn)在芯片晶體管動輒百億個,考驗IC設計業(yè)者研發(fā)量能。大量采用基礎、接口IP使研發(fā)能力更能專注前段設計,海外大廠甚至將后段交由ASIC業(yè)者,未來倚重IP、ASIC趨勢只會更加明顯。中國臺灣半導體產(chǎn)業(yè)鏈在邏輯先進制程、先
  • 關鍵字: IC設計  IP  ASIC  

半導體知識產(chǎn)權市場規(guī)模將增長27.1億美元

  • 根據(jù)Technavio的報告,全球半導體知識產(chǎn)權(IP)市場規(guī)模預計將在2024年至2028年間增長27.1億美元。預計在預測期內(nèi),市場的復合年增長率(CAGR)將超過7.47%。復雜芯片設計和多核技術的使用推動了市場的增長,同時納米光子集成電路(ICs)的出現(xiàn)也是一大趨勢。然而,半導體IP的重復使用構成了一項挑戰(zhàn)。主要市場參與者包括Achronix Semiconductor Corp.、Advanced Micro Devices Inc.、Alphawave IP Group plc、Arm Ltd
  • 關鍵字: 半導體知識產(chǎn)權  IP  

Arm發(fā)布基于3nm芯片工藝的新CPU、GPU IP

  • 芯片設計公司Arm今日發(fā)布了針對旗艦智能手機的新一代CPU和GPU IP(設計方案):Cortex-X925 CPU、Immortalis G925 GPU。新產(chǎn)品均使用了其最新的Armv9架構,基于臺積電3nm制程工藝方案,針對終端設備在AI應用上的性能進行設計優(yōu)化。此外還將提供軟件工具,讓開發(fā)人員更容易在采用Arm架構的芯片上運行生成式AI聊天機器人和其他AI代碼。預計搭載最新內(nèi)核設計的手機將于2024年底上市。據(jù)官方介紹,新的CPU與GPU IP是目前旗下同類產(chǎn)品中性能最強的一代,新CPU性能提升3
  • 關鍵字: arm  CPU  GPU  IP  3nm  

西門子推出 Solido IP 驗證套件,為下一代 IC 設計提供端到端的芯片質量保證

  • ●? ?西門子集成的驗證套件能夠在整個IC設計周期內(nèi)提供無縫的IP質量保證,為IP開發(fā)團隊提供完整的工作流程西門子數(shù)字化工業(yè)軟件日前推出 Solido? IP 驗證套件 (Solido IP Validation Suite),這是一套完整的自動化簽核解決方案,可為包括標準單元、存儲器和 IP 模塊在內(nèi)的設計知識產(chǎn)權 (IP) 提供質量保證。這一全新的解決方案提供完整的質量保證 (QA) 覆蓋范圍,涵蓋所有 IP 設計視圖和格式,還可提供 “版本到版本” 的 IP 認證,能夠提升完整芯
  • 關鍵字: 西門子  Solido IP  IC設計  IC 設計  

炬芯科技的智能手表SoC采用了芯原的2.5D GPU IP

  • 芯原股份近日宣布低功耗?AIoT?芯片設計廠商炬芯科技股份有限公司(炬芯科技,?股票代碼:688049.SH)在其高集成度的雙模藍牙智能手表SoC? ATS3085S和ATS3089系列中采用了芯原低功耗且功能豐富的2.5D圖形處理器(GPU)IP。?炬芯科技的智能手表SoC ATS3085S和ATS3089系列擁有卓越的圖形顯示性能,采用2D+2.5D雙GPU硬件加速配置,支持JPEG硬件解碼,具有高幀率、低功耗等特點。該系列SoC以其高集成度,可實現(xiàn)單
  • 關鍵字: 炬芯  智能手表  芯原  2.5D GPU IP  

ASIC紛擾 創(chuàng)意4月營收看淡

  • ASIC廠商創(chuàng)意公布4月合并營收16.93億元、寫近期低點。ASIC族群乏力,世芯-KY法說后亦遭逢市場賣壓調節(jié),法人認為,主要是產(chǎn)品進入世代遷移、營運預期相對保守;創(chuàng)意則可能是項目營收遞延認列,據(jù)公司指引,第二季季增介于15~20%,可觀察接續(xù)兩個月情況。目前ASIC仍為寡占市場,后進者來勢洶洶,競爭同業(yè)也積極爭取CSP項目,短期仍有市場紛擾。創(chuàng)意4月合并營收月減22.75%,年減15.93%;累計前四月合并營收73.83億元,年減13.57%。公司預估,本季度NRE(委托設計)、Turnkey(量產(chǎn))
  • 關鍵字: ASIC  創(chuàng)意  

一文把TCP/IP協(xié)議講絕了!

  • 本文整理了一些TCP/IP協(xié)議簇中需要必知必會的十大問題,既是面試高頻問題,又是程序員必備基礎素養(yǎng)。一、TCP/IP模型TCP/IP協(xié)議模型(Transmission Control Protocol/Internet Protocol),包含了一系列構成互聯(lián)網(wǎng)基礎的網(wǎng)絡協(xié)議,是Internet的核心協(xié)議?;赥CP/IP的參考模型將協(xié)議分成四個層次,它們分別是鏈路層、網(wǎng)絡層、傳輸層和應用層。下圖表示TCP/IP模型與OSI模型各層的對照關系。TCP/IP協(xié)議族按照層次由上到下,層層包裝。最上面的是應用層
  • 關鍵字: TCP  IP  協(xié)議  程序員  
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asic ip介紹

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