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一種基于FPGA的QC_LDPC碼的譯碼器設(shè)計

  • 摘要 針對QC_LDPC碼的短環(huán)對碼性能的重要影響，采用了1種圍數(shù)為8的QC_LDPC碼設(shè)計。算法首先分別對3個不同的子矩陣進行移位運算，每個子矩陣分別與它們移位后生成的子矩陣共同組合形成1個新的子矩陣，然后再將新生成的3個子矩陣組合成1個矩陣構(gòu)成基陣，最后將該矩陣轉(zhuǎn)置后用單位矩陣及其移位矩陣隨機擴展即可得到所需校驗矩陣。根據(jù)該校驗矩陣的特殊結(jié)構(gòu)，采用分層迭代譯碼算法，選用Altera公司的Stratix III系列FPGA，實現(xiàn)碼率為1/2、碼長為3456的正規(guī)(3，6)QC_LDPC碼譯碼器的布局布線
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