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EEPW首頁 >> 主題列表 >> systemverilog

如何采用SystemVerilog來改善基于FPGA的ASIC原型

  • ASIC在解決高性能復(fù)雜設(shè)計(jì)概念方面提供了一種解決方案,但是ASIC也是高投資風(fēng)險(xiǎn)的,如90nm ASIC/SoC設(shè)計(jì)大約需要2000萬美元開發(fā)成本.為了降低成本,現(xiàn)在可采用FPGA來實(shí)現(xiàn)ASIC.但是,但ASIC集成度較大時(shí),需要幾個FPGA來實(shí)現(xiàn),這就需要考慮如何來連接ASIC設(shè)計(jì)中所有的邏輯區(qū)塊.采用SystemVerilog,可以簡化這一問題.
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SystemVerilog語言簡介

  • Verilog模塊之間的連接是通過模塊端口進(jìn)行的。為了給組成設(shè)計(jì)的各個模塊定義端口，我們必須對期望的硬件設(shè)計(jì)有一個詳細(xì)的認(rèn)識。不幸的是，在設(shè)計(jì)的早期，我們很難把握設(shè)計(jì)的細(xì)節(jié)。
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系統(tǒng)級語言SystemVerilog和SystemC的融合

  • SystemVerilog和SystemC不久前依然被視為相互排斥的兩種環(huán)境，而現(xiàn)在可以相互協(xié)作，并為實(shí)現(xiàn)設(shè)計(jì)和驗(yàn)證方法提供平滑流暢的系統(tǒng)。
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SystemC與SystemVerilog的比較

  • 就 SystemC 和 SystemVerilog 這兩種語言而言， SystemC 是C++在硬件支持方面的擴(kuò)展，而 SystemVerilog 則繼承了 Verilog，并對 Verilog 在面向?qū)ο蠛万?yàn)證能力方面進(jìn)行了擴(kuò)展。
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基于VMM驗(yàn)證方法學(xué)的MCU驗(yàn)證環(huán)境

  • 1 簡介隨著設(shè)計(jì)的復(fù)雜程度不斷增加，要求把更多的資源放到驗(yàn)證上，不但要求驗(yàn)證能夠覆蓋所有的功能，還希望能夠給出大量的異常情況來檢查DUT對應(yīng)
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Mentor Graphics Verification Academy 新增 SystemVerilog 課程和模式庫以擴(kuò)展工程師的專業(yè)知識和資源

  • 　　Mentor Graphics 公司為 Verification Academy 增加全新的 SystemVerilog 課程和模式庫以幫助驗(yàn)證工程師提高專業(yè)技能、生產(chǎn)率及設(shè)計(jì)質(zhì)量。針對 UVM 驗(yàn)證的 SystemVerilog 面向?qū)ο缶幊?(OOP) 課程由一位業(yè)內(nèi)資深的 SystemVerilog 專家開發(fā)，可幫助工程師擴(kuò)展 SystemVerilog 技能并在新概念、新技術(shù)與新方法學(xué)方面保持與時(shí)俱進(jìn)?？晒┧阉鞯耐ㄓ媚Ｊ綆鞛榉磸?fù)出現(xiàn)的普遍問題提供解決方案，讓組織能夠記錄并分享最佳實(shí)踐，從而提升
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SystemVerilog設(shè)計(jì)語言

  • SystemVerilog 是過去10年來多方面技術(shù)發(fā)展和實(shí)際試驗(yàn)的結(jié)晶，包括硬件描述語言(HDL)、硬件驗(yàn)證語言(HVL)、Sy ...
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