asic ip核文章進(jìn)入asic ip核技術(shù)社區(qū)

采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實(shí)現(xiàn)創(chuàng)

人們對(duì)寬帶服務(wù)的帶寬要求越來越高，促使芯片供應(yīng)商使用更多的高速串行收發(fā)器。因此，下一代應(yīng)用采用了多種數(shù)據(jù)速率，從幾Mbps 到數(shù)百Gbps，在一種設(shè)備中集成了多種協(xié)議和服務(wù)。以太網(wǎng)等迅速發(fā)展的標(biāo)準(zhǔn)以及對(duì)提高
關(guān)鍵字： FPGA ASIC 40 nm

意法半導(dǎo)體Q4凈收入環(huán)比增長(zhǎng)13.6%

　　意法半導(dǎo)體公布了截至2009年12月31日的第四季度和全年財(cái)務(wù)業(yè)績(jī)報(bào)告。　　第四季度回顧　　2009年第四季度意法半導(dǎo)體凈收入總計(jì)25.83億美元，包括意法半導(dǎo)體合賬的ST-Ericsson的銷售收入。凈收入環(huán)比增長(zhǎng)13.6%，反映了意法半導(dǎo)體所有目標(biāo)市場(chǎng)和所有地區(qū)市場(chǎng)的需求增長(zhǎng)，特別是日本、大中國(guó)區(qū)和美洲區(qū)的需求增長(zhǎng)更加強(qiáng)勁。除消費(fèi)電子和工業(yè)以外的所有目標(biāo)市場(chǎng)以及除日本以外的所有地區(qū)市場(chǎng)，凈收入均為同比增長(zhǎng)，反映了半導(dǎo)體市場(chǎng)出現(xiàn)普遍復(fù)蘇跡象。　　2009年第四季度意法半導(dǎo)體凈虧損收窄到7
關(guān)鍵字： ST 消費(fèi)電子 ASIC 汽車電子

“金三角”撐起2010年電子元器件第一大展

　　有數(shù)據(jù)顯示，2009年前三季度，中國(guó)電子元件、器件行業(yè)銷售額與去年相比，分別下降2.8%和2.1%，但多數(shù)電子元器件三季度價(jià)格較二季度已出現(xiàn)上漲，四季度市場(chǎng)需求明顯回升，電子元器件行業(yè)目前處于“觸底回暖”時(shí)期。據(jù)中國(guó)電子元件協(xié)會(huì)預(yù)測(cè)，受2009年上半年基數(shù)較低的影響，2010年上半年同比將大幅提高，下半年隨著經(jīng)濟(jì)的復(fù)蘇，同比增長(zhǎng)仍然值得期待。這一趨勢(shì)也體現(xiàn)在業(yè)內(nèi)廠商對(duì)2010年3月16日-18日舉行的慕尼黑上海電子展的參展熱情上。　　據(jù)2010年慕尼黑上海電子展(由elec
關(guān)鍵字：電子元器件 ASIC 連接器電阻電容

基于DSP+FPGA+ASIC的實(shí)時(shí)圖像處理系統(tǒng)

隨著紅外焦平面陣列技術(shù)的快速發(fā)展，紅外成像系統(tǒng)實(shí)現(xiàn)了高幀頻、高分辨率、高可靠性及微型化，在目標(biāo)跟蹤、智能交通監(jiān)控中得到了越來越多的應(yīng)用，并向更加廣泛的軍事及民用領(lǐng)域擴(kuò)展。
關(guān)鍵字： DSP FPGA ASIC

2009年中國(guó)集成電路市場(chǎng)首現(xiàn)衰退

　　受全球金融危機(jī)的拖累，2009年全球電子信息產(chǎn)業(yè)呈現(xiàn)低迷發(fā)展的態(tài)勢(shì)。處于電子信息產(chǎn)業(yè)上游的全球集成電路行業(yè)，在2008年出現(xiàn)衰退之后，2009年增速繼續(xù)下滑。據(jù)WSTS(World Semiconductor Trade Statistics)的最新數(shù)據(jù)顯示，預(yù)計(jì)2009年全球集成電路市場(chǎng)將下滑11.4%，下滑幅度比2008年增加了7.2個(gè)百分點(diǎn)。　　中國(guó)集成電路市場(chǎng)一直以來都保持著平穩(wěn)發(fā)展的態(tài)勢(shì)，雖然市場(chǎng)增速近幾年來有所放緩。在全球集成電路市場(chǎng)大幅下滑30%的2001年以及全球金融危機(jī)肆虐的 2
關(guān)鍵字：集成電路嵌入式處理器 ASIC CPU

邁向先進(jìn)制程 PLD商機(jī)更加龐大

　　在過去的幾年間，整個(gè)半導(dǎo)體產(chǎn)業(yè)面臨著巨幅的衰退，然而，這個(gè)衰退現(xiàn)象卻為可編程邏輯組件(PLD)產(chǎn)業(yè)帶來了實(shí)質(zhì)的絕佳成長(zhǎng)機(jī)會(huì)。雖然PLD公司之間的競(jìng)爭(zhēng)仍然相當(dāng)激烈，但ASIC仍然是主要的競(jìng)爭(zhēng)對(duì)手，如今，這種競(jìng)爭(zhēng)現(xiàn)象已經(jīng)快速轉(zhuǎn)變?yōu)槭袌?chǎng)強(qiáng)烈喜好可編程解決方案的傾向。　　目前，以先進(jìn)制程來實(shí)行ASIC設(shè)計(jì)的成本，已經(jīng)約是十年前的三倍，面對(duì)這些開發(fā)成本的劇幅提升，許多ASIC設(shè)計(jì)師迫使必須仰賴具有合理的經(jīng)濟(jì)性、但在制程技術(shù)落后的方案。采用較舊的技術(shù)會(huì)有效能上的劣勢(shì)，例如將會(huì)限制住ASIC設(shè)計(jì)師在先進(jìn)設(shè)計(jì)中支
關(guān)鍵字： PLD ASIC

Xilinx的CEO談半導(dǎo)體業(yè)的進(jìn)步論

　　Xilinx的CEO Moshe Gavrielov在接受電子周刊的獨(dú)家系列釆訪時(shí)，談到從過去的12個(gè)月到未來semi工業(yè)面臨的挑戰(zhàn)與機(jī)會(huì)。　　從2009年開始過去半導(dǎo)體工業(yè)的那種類推模式的發(fā)展已不能適用于目前的半導(dǎo)體公司及未來的全球電子市場(chǎng)的生存需要。　　此次經(jīng)濟(jì)的下降周期加速了技術(shù)與貿(mào)易挑戰(zhàn)，同時(shí)由于產(chǎn)品可移動(dòng)性和無限連結(jié)的市場(chǎng)需求，使得產(chǎn)品設(shè)計(jì)的復(fù)雜性和風(fēng)險(xiǎn)度提高。所以要求設(shè)計(jì)公司必須提高產(chǎn)品進(jìn)入市場(chǎng)的精準(zhǔn)度，嚴(yán)格控制成本開支，尤其是在ASIC和ASSP電路設(shè)計(jì)中必須重視的工程費(fèi)用的不斷
關(guān)鍵字： Xilinx 半導(dǎo)體 ASIC

華虹NEC推出高效nvSOC產(chǎn)品原型平臺(tái)

　　世界領(lǐng)先的純晶圓代工廠之一，上海華虹NEC電子有限公司(以下簡(jiǎn)稱“華虹NEC”)日前宣布成功推出nvSOC產(chǎn)品原型平臺(tái)，這一平臺(tái)的推出可以幫助客戶高效創(chuàng)建SOC和ASIC原型，大大縮短客戶SOC產(chǎn)品開發(fā)周期和減少設(shè)計(jì)風(fēng)險(xiǎn)。　　nvSOC平臺(tái)的硬件主要由通用FPGA芯片和華虹NEC特有的平臺(tái)核心IP芯片構(gòu)成，其中平臺(tái)核心IP芯片是指集成了華虹NEC 某一種NVM(Non Volatile Memory, 包括Flash，EEPROM，OTP等)工藝平臺(tái)的NVM模塊和基礎(chǔ)模擬/
關(guān)鍵字：華虹NEC 晶圓代工 SOC ASIC

基于FPGA的8段數(shù)碼管動(dòng)態(tài)顯示IP核設(shè)計(jì)

設(shè)計(jì)基于FPGA的8段數(shù)碼管動(dòng)態(tài)顯示IP核，介紹8段數(shù)碼管內(nèi)部結(jié)構(gòu)及其驅(qū)動(dòng)顯示方式和IP核設(shè)計(jì)方法，給出8段數(shù)碼管動(dòng)態(tài)顯示IP核的Verilog HDL程序源代碼及其C語言驅(qū)動(dòng)程序。此IP核可例化成1～8個(gè)共陰極(或共陽極)數(shù)碼管控制器，能方便地控制1～8個(gè)數(shù)碼管同時(shí)顯示數(shù)字和小數(shù)點(diǎn)位。測(cè)試結(jié)果表明，該IP核工作可靠、穩(wěn)定，可直接應(yīng)用于電子設(shè)計(jì)中。
關(guān)鍵字： FPGA 8段數(shù)碼管動(dòng)態(tài)顯示 IP核

基于ASIC+FPGA的IPv6路由器PoS接口設(shè)計(jì)

　　IP over SDH(PoS)技術(shù)是通過SDH提供的高速傳輸通道直接傳送IP分組,它位于數(shù)據(jù)傳輸骨干網(wǎng),使用點(diǎn)到點(diǎn)協(xié)議PPP將IP數(shù)據(jù)包映射到SDH幀上,按各次群相應(yīng)的線速率進(jìn)行連續(xù)傳輸,其網(wǎng)絡(luò)主要由大容量的高端路由器經(jīng)由高速光
關(guān)鍵字： ASIC FPGA IPv6 PoS

MCU + USB設(shè)備控制器IP核的設(shè)計(jì)

關(guān)鍵字： MCU USB IP核設(shè)備控制器

基于ASIC設(shè)計(jì)的手工綜合研究

針對(duì)IC前端設(shè)計(jì)中的關(guān)鍵技術(shù)，即將寄存器傳輸級(jí)(RTL)描述的手工綜合成門級(jí)網(wǎng)表，通過人工參與的方式，運(yùn)用數(shù)字電路設(shè)計(jì)知識(shí)將行為級(jí)代碼用一些最基本的邏輯門(比如與非門、非門、或非門等)按照時(shí)應(yīng)的綜合電路模型得出其相應(yīng)的門級(jí)電路。在ASIC設(shè)計(jì)過程中運(yùn)用這種方法，不僅優(yōu)化電路的結(jié)構(gòu)，且能保證邏輯功能的正確性，同時(shí)可降低傳輸過程中的延遲，提高芯片設(shè)計(jì)的可靠性。因此，研究ASCI設(shè)計(jì)中的手工綜合具有重要的實(shí)用價(jià)值。
關(guān)鍵字： ASIC

Open-Silicon、MIPS和Virage Logic共同完成ASIC處理器設(shè)計(jì)

　　Open-Silicon、業(yè)界標(biāo)準(zhǔn)處理器架構(gòu)與內(nèi)核領(lǐng)導(dǎo)廠商 MIPS 科技公司和Virage Logic 三家公司共同宣布，已成功開發(fā)一款測(cè)試芯片，充分展現(xiàn)出構(gòu)建高性能處理器系統(tǒng)的業(yè)界領(lǐng)先技術(shù)。該處理器測(cè)試芯片實(shí)現(xiàn)了1.1GHz的頻率速度，成功通過了65nm 芯片測(cè)試，使其成為65nm ASIC 中最快的處理器之一。同時(shí)，后續(xù)40nm器件的開發(fā)工作也已經(jīng)開始進(jìn)行，目標(biāo)是超過2.5GHz頻率，并提供超過5000 DMIPS的性能。這項(xiàng)開發(fā)計(jì)劃采用了Open-Silicon的CoreMAXTM技術(shù)，以及超
關(guān)鍵字： MIPS ASIC 測(cè)試芯片 65nm 40nm