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Altera發(fā)售業(yè)界密度最高的收發(fā)器FPGA

  • 　　Altera公司(NASDAQ: ALTR)今天宣布，開始提供業(yè)界密度最高的收發(fā)器FPGA芯片。作為Altera® Stratix® IV GX FPGA系列中發(fā)售的第二個型號器件，EP4SGX530比市場上最大的收發(fā)器FPGA大60％。該器件提供530K邏輯單元(LE)，48個工作速率高達8.5 Gbps的收發(fā)器，20.3 Mbits RAM以及1,040個嵌入式乘法器。Stratix IV GX器件面向通信、廣播、測試、醫(yī)療和軍事市場等多種應(yīng)用領(lǐng)域。 　　Agilent邏輯和協(xié)議
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基于FPGA的無線通信收發(fā)模塊設(shè)計方案

基于FPGA的HDB3編解碼器設(shè)計

  • 基于FPGA的HDB3編解碼器設(shè)計,本方案設(shè)計模塊可以作為IP(Intellectual Property)核，與嵌入式處理器及其他功能模塊或IP芯核相結(jié)合在一片F(xiàn)PGA上構(gòu)成片上可編程系統(tǒng)SOPC，使得所設(shè)計的系統(tǒng)在其規(guī)模、可靠性、體積、功耗、性能等方面實現(xiàn)最優(yōu)化。
  • 關(guān)鍵字： 設(shè)計  解碼器  HDB3  FPGA  基于  編解碼器  

基于FPGA的高速數(shù)據(jù)中繼器設(shè)計的研究

  • 1 前言 高速以太網(wǎng)可以滿足新的容量需求，解決了低帶寬接入、高帶寬傳輸?shù)钠款i問題，擴大了應(yīng)用范圍，并與以前的所有以太網(wǎng)兼容。全雙工的以太網(wǎng)協(xié)議并無傳輸距離的限制，只是在實際應(yīng)用中，物理層技術(shù)限制了最
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賽靈思25周年論行業(yè)短長新款FPGA重拳出擊

  •         近日，賽靈思公司在北京舉辦隆重的25周年慶典，并宣布推出全新一代旗艦產(chǎn)品系列——高性能Virtex? -6和低成本Spartan? -6 FPGA，同時提出了“目標(biāo)設(shè)計平臺”的新理念。         出席慶典和新聞發(fā)布會的有賽靈思公司產(chǎn)品營銷高級總監(jiān)Chuck Tralka，亞太區(qū)執(zhí)行總裁/質(zhì)量管理和
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基于FPGA的A/D轉(zhuǎn)換采樣控制模塊的設(shè)計

  • 摘要：本文采用FPGA器件EP1C6T144C8芯片代替單片機控制A/D轉(zhuǎn)換芯片ADC0809進行采樣控制，整個設(shè)計用VHDL語言描述，在QuartusⅡ平臺下進行軟件編程實現(xiàn)正確的A/D轉(zhuǎn)換的工作時序控制過程，并將采樣數(shù)據(jù)從二進制轉(zhuǎn)化成B
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一種寬帶復(fù)接器的設(shè)計與實現(xiàn)

基于單片機和FPGA的頻率特,tt測試儀

  • 介紹基于89S51單片機和FPGA的頻率特性測試儀的設(shè)計。該系統(tǒng)設(shè)計利用DDS原理由FPGA經(jīng)D／A轉(zhuǎn)換產(chǎn)生掃頻信號，再經(jīng)待測網(wǎng)絡(luò)實現(xiàn)峰值檢測和相位檢測，從而完成了待測網(wǎng)絡(luò)幅頻和相頻特性曲線的測量和顯示。經(jīng)過調(diào)試，示波器顯示待測網(wǎng)絡(luò)頻率范圍100 Hz～100 kHz的幅頻和相頻特性曲線，該系統(tǒng)工作穩(wěn)定，操作方便。
  • 關(guān)鍵字： tt  測試儀  頻率  FPGA  單片機  基于  轉(zhuǎn)換器  

用FPGA實現(xiàn)靈活的汽車電子設(shè)計

  • 引言 　　微控制器在汽車和消費類市場上得到了廣泛應(yīng)用，能夠以相對較低的成本實現(xiàn)系統(tǒng)高度集成。然而，這類產(chǎn)品也有潛在的成本問題。例如，如果元件功能不符合要求，就必須采用外部邏輯、軟件或者其他集成器件
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幾家公司聯(lián)合在亞洲啟動協(xié)處理研討會

  •         安富利公司 (NYSE: AVT) 旗下安富利電子元件部、The MathWorks、德州儀器(TI) 和賽靈思(Xilinx)宣布將舉辦為期2天的協(xié)處理SpeedWay設(shè)計研討會(Co-Processing SpeedWay Design Workshop™)。研討會將以最新推出的Spartan-3A DSP FPGA / DaVinci開發(fā)平臺為基礎(chǔ)，講解如何“用基于模型化的設(shè)計方法，進行FP
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基于FPGA 的簡化UART 電路設(shè)計

  • 摘要： 本文闡述了通用異步發(fā)生器UART 的功能特點，介紹了用硬件描述語言Verilog 來開發(fā)各個模塊，并給出仿真結(jié)果。本設(shè)計使用Altera 的FPGA 芯片，將UART 的核心功能嵌入到FPGA 內(nèi)部，能夠?qū)崿F(xiàn)異步通信的功能，可以
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基于FPGA的線陣CCD驅(qū)動時序及 模擬信號處理的設(shè)計

  • 為保證線陣CCD在圖像測量中正常、穩(wěn)定工作，必須設(shè)計出適合其工作的時序驅(qū)動電路。在分析TCDl501D線陣CCD驅(qū)動時序關(guān)系的基礎(chǔ)上，通過分析CCD輸出的圖像信號，給出了內(nèi)、外相關(guān)雙采樣的時序控制。最后，利用quanus7．2軟件平臺結(jié)合VHDL語言進行開發(fā)，對所需驅(qū)動脈沖進行仿真設(shè)計。仿真結(jié)果表明，該驅(qū)動電路簡單、功耗小、成本低、抗干擾能力強，適用于設(shè)備小型化的要求。
  • 關(guān)鍵字： FPGA  CCD  線陣  驅(qū)動    

基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計

  • 簡單介紹了全數(shù)字鎖相環(huán)(ADPLL)的結(jié)構(gòu)和工作原理，提出一種在FPGA的基礎(chǔ)上可增大全數(shù)字鎖相環(huán)同步范圍的設(shè)計方法，并給出了部分verilog HDL設(shè)計程序的代碼和仿真波形。
  • 關(guān)鍵字： FPGA  全數(shù)字  鎖相環(huán)    

基于FPGA的RS編碼器的設(shè)計與實現(xiàn)

  • RS碼是線性分組碼中一種典型的糾錯碼，既能糾正隨機錯誤，也能糾正突發(fā)錯誤，在現(xiàn)代通信領(lǐng)域越來越受到重視。文中介紹基于FPGA使用Verilog―HDL語言的RS(15，9)編碼器的設(shè)計方法，并在QuartusII 5．O軟件環(huán)境下進行了功能仿真，仿真結(jié)果與理論分析相一致，該設(shè)計方法對實現(xiàn)任意長度的RS編碼有重要參考價值。
  • 關(guān)鍵字： FPGA  RS編碼器    
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