實驗一：一位半加器

• （1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；
• （2）通過實驗理解基本門電路；
• （3）掌握用Verilog HDL數據流方式描述電路的方法。

設計一個1位半加器電路，然后在實驗板上實現自己設計的邏輯電路，并驗證是否正確。

加法器是邏輯運算電路中最基礎的組成單元。將如果不考慮有來自低位的進位, 將兩個二進制數相加, 稱為半加, 實現半加的電路叫做半加器。1位半加器每次對兩個1位的二級制數進行相加。按照二進制加法運算規(guī)則, 可以得到如下表4-1所示的半加器真值表。

sum = A’B + AB’ = A⊕B
CO = AB

程序清單halfadder.v

  module halfadder (
    input A,                //第一個加數a
    input B,                //第二個加數b
    output sum,             //a與b的加和
    output co               //a與b的進位
  );    xor (sum,   A,   B) ;     //門電路XOR (輸出, 輸入1, 輸入2) 
  and (co,   A,   B) ;      //門電路AND (輸出, 輸入1, 輸入2) 
  endmodule

1. 打開Lattice Diamond，建立工程。
2. 新建Verilog HDL設計文件，并鍵入設計代碼。
3. 綜合并分配管腳，將輸入信號(a與b)分配至撥碼開關，將輸出信號sum,cout分配至板卡上的LED。分配管腳號：a/M7,b/M8,sum/N13,cout/M12
4. 構建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 撥動撥碼開關，觀察輸出結果。