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報(bào)告：半導(dǎo)體IP市場(chǎng)價(jià)值到2023年將達(dá)6.22萬億美元

　　根據(jù)新的研究報(bào)告“IP設(shè)計(jì)IP(IP處理器IP，接口IP，內(nèi)存IP)”顯示，半導(dǎo)體知識(shí)產(chǎn)權(quán)市場(chǎng)預(yù)計(jì)到2023年將達(dá)到6.22萬億美元，2017 - 2023年之間的復(fù)合年增長(zhǎng)率為4.87% 。驅(qū)動(dòng)這個(gè)市場(chǎng)的主要因素包括消費(fèi)電子行業(yè)的多核技術(shù)的進(jìn)步，以及對(duì)現(xiàn)代SoC設(shè)計(jì)的需求增加，導(dǎo)致市場(chǎng)增長(zhǎng)，以及對(duì)連接設(shè)備的需求也不斷增長(zhǎng)。　　消費(fèi)電子在預(yù)測(cè)期間占據(jù)半導(dǎo)體IP市場(chǎng)的最大份額　　各地區(qū)消費(fèi)電子產(chǎn)品的使用量的增加正在推動(dòng)消費(fèi)電子行業(yè)半導(dǎo)體IP市場(chǎng)的增長(zhǎng)。此外，APAC和Ro
關(guān)鍵字： IP SoC

通過FPGA智能調(diào)試工具縮短驗(yàn)證時(shí)間

通過FPGA智能調(diào)試工具縮短驗(yàn)證時(shí)間-設(shè)計(jì)人員選擇具有優(yōu)秀調(diào)試能力的FPGA器件，可以縮短開發(fā)周期并降低成本，同時(shí)顯著加快上市速度。
關(guān)鍵字： FPGA 邏輯分析儀

基于ARM和FPGA的多路電機(jī)控制方案

基于ARM和FPGA的多路電機(jī)控制方案-專用控制器由ARM(LPC2214)、FPGA(EP2C5T144C8)、驅(qū)動(dòng)器接口電路、編碼器接口電路、限位檢測(cè)電路和電源電路等組成，ARM通過串口實(shí)現(xiàn)與上位機(jī)之間的通信，解析從上位機(jī)獲得的控制指令，并通過FPGA產(chǎn)生相應(yīng)輸出信號(hào)給驅(qū)動(dòng)器接口，驅(qū)動(dòng)器接口外接驅(qū)動(dòng)器。
關(guān)鍵字： arm fpga 電機(jī)控制

詳解FPGA開發(fā)流程中每一環(huán)節(jié)的物理含義和實(shí)現(xiàn)目標(biāo)

詳解FPGA開發(fā)流程中每一環(huán)節(jié)的物理含義和實(shí)現(xiàn)目標(biāo)-FPGA的開發(fā)流程是遵循著ASIC的開發(fā)流程發(fā)展的，發(fā)展到目前為止，F(xiàn)PGA的開發(fā)流程總體按照?qǐng)D1進(jìn)行，有些步驟可能由于其在當(dāng)前項(xiàng)目中的條件的寬度的允許，可以免去，比如靜態(tài)仿真過程，這樣來達(dá)到項(xiàng)目時(shí)間上的優(yōu)勢(shì)。
關(guān)鍵字： FPGA

一文了解FPGA與DSP的區(qū)別、特點(diǎn)及用途

一文了解FPGA與DSP的區(qū)別、特點(diǎn)及用途-FPGA是一種可編程的硅芯片，DSP是數(shù)字信號(hào)處理，當(dāng)系統(tǒng)設(shè)計(jì)人員在項(xiàng)目的架構(gòu)設(shè)計(jì)階段就面臨到底采用FPGA還是DSP的重要問題。本文將首先分別介紹FPGA和DSP的特點(diǎn)，然后再?gòu)膬?nèi)部資源、編程語言、功能多個(gè)角度解析兩者的不同。
關(guān)鍵字： FPGA DSP

相比GPU和GPP，F(xiàn)PGA是深度學(xué)習(xí)的未來？

相比GPU和GPP，F(xiàn)PGA是深度學(xué)習(xí)的未來？-相比GPU和GPP，F(xiàn)PGA在滿足深度學(xué)習(xí)的硬件需求上提供了具有吸引力的替代方案。憑借流水線并行計(jì)算的能力和高效的能耗，F(xiàn)PGA將在一般的深度學(xué)習(xí)應(yīng)用中展現(xiàn)GPU和GPP所沒有的獨(dú)特優(yōu)勢(shì)。同時(shí)，算法設(shè)計(jì)工具日漸成熟，如今將FPGA集成到常用的深度學(xué)習(xí)框架已成為可能。未來，F(xiàn)PGA將有效地適應(yīng)深度學(xué)習(xí)的發(fā)展趨勢(shì)，從架構(gòu)上確保相關(guān)應(yīng)用和研究能夠自由實(shí)現(xiàn)。
關(guān)鍵字：機(jī)器學(xué)習(xí) FPGA GPU GPP

基于FPGA加速機(jī)器學(xué)習(xí)算法

基于FPGA加速機(jī)器學(xué)習(xí)算法-AI因?yàn)槠銫NN（卷積神經(jīng)網(wǎng)絡(luò)）算法出色的表現(xiàn)在圖像識(shí)別領(lǐng)域占有舉足輕重的地位?；镜腃NN算法需要大量的計(jì)算和數(shù)據(jù)重用，非常適合使用FPGA來實(shí)現(xiàn)。上個(gè)月，Ralph Wittig（Xilinx CTO Office的卓越工程師）在2016年OpenPower峰會(huì)上發(fā)表了約20分鐘時(shí)長(zhǎng)的演講并討論了包括清華大學(xué)在內(nèi)的中國(guó)各大學(xué)研究CNN的一些成果。
關(guān)鍵字：機(jī)器學(xué)習(xí) FPGA

工程師必須要知道的FPGA引腳信號(hào)分配原則

工程師必須要知道的FPGA引腳信號(hào)分配原則-現(xiàn)在的FPGA向引腳分配信號(hào)的任務(wù)曾經(jīng)很簡(jiǎn)單，現(xiàn)在也變得相當(dāng)繁復(fù)。
關(guān)鍵字： FPGA FPGA引腳

剖析FPGA在汽車系統(tǒng)設(shè)計(jì)中的關(guān)鍵作用

剖析FPGA在汽車系統(tǒng)設(shè)計(jì)中的關(guān)鍵作用-選擇不同的微控制器系列時(shí)，軟件的兼容性是主要的障礙。大多數(shù)公司在軟件的開發(fā)、測(cè)試和驗(yàn)證方面已經(jīng)進(jìn)行了大量的投入。因此，將設(shè)計(jì)轉(zhuǎn)換到一個(gè)新的架構(gòu)時(shí)，通常需要復(fù)雜且代價(jià)高昂的軟件移植。
關(guān)鍵字： FPGA 汽車電子微控制器

如何用單個(gè)賽靈思FPGA數(shù)字化數(shù)百個(gè)信號(hào)

如何用單個(gè)賽靈思FPGA數(shù)字化數(shù)百個(gè)信號(hào)-　　在新型賽靈思 FPGA 上使用低電壓差分信號(hào)（LVDS），只需一個(gè)電阻和一個(gè)電容就能夠數(shù)字化輸入信號(hào)。由于目前這一代賽靈思器件上提供有數(shù)百個(gè) LVDS 輸入，理論上使用單個(gè) FPGA 就能夠數(shù)字化數(shù)百個(gè)模擬信號(hào)。
關(guān)鍵字：賽靈思 FPGA LVDS

工程師談FPGA時(shí)序約束七步法

工程師談FPGA時(shí)序約束七步法-時(shí)序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時(shí)序約束。
關(guān)鍵字： FPGA PCB 接口電路

FMC+ 標(biāo)準(zhǔn)將嵌入式設(shè)計(jì)推到全新的高度

FMC+ 標(biāo)準(zhǔn)將嵌入式設(shè)計(jì)推到全新的高度-更新后的 FPGA 夾層卡規(guī)范提供無與倫比的高 I/O 密度、向后兼容性。
關(guān)鍵字：嵌入式 FPGA

如何擴(kuò)展 FPGA 的工作溫度范圍

如何擴(kuò)展 FPGA 的工作溫度范圍-　　任何電子器件的使用壽命均取決于其工作溫度。在較高溫度下器件會(huì)加快老化，使用壽命會(huì)縮短。但某些應(yīng)用要求電子產(chǎn)品工作在器件最大額定工作結(jié)溫下。以石油天然氣產(chǎn)業(yè)為例來說明這個(gè)問題以及解決方案。
關(guān)鍵字：賽靈思 XA6SLX45 FPGA

如何使用FPGA加速機(jī)器學(xué)習(xí)算法

如何使用FPGA加速機(jī)器學(xué)習(xí)算法-　　當(dāng)前，AI因?yàn)槠銫NN（卷積神經(jīng)網(wǎng)絡(luò)）算法出色的表現(xiàn)在圖像識(shí)別領(lǐng)域占有舉足輕重的地位?；镜腃NN算法需要大量的計(jì)算和數(shù)據(jù)重用，非常適合使用FPGA來實(shí)現(xiàn)。上個(gè)月，Ralph Wittig（Xilinx CTO Office的卓越工程師）在2016年OpenPower峰會(huì)上發(fā)表了約20分鐘時(shí)長(zhǎng)的演講并討論了包括清華大學(xué)在內(nèi)的中國(guó)各大學(xué)研究CNN的一些成果。
關(guān)鍵字： FPGA GPU AuvizDNN

FPGA實(shí)戰(zhàn)開發(fā)技巧（6）

FPGA實(shí)戰(zhàn)開發(fā)技巧（6）-時(shí)序性能是FPGA 設(shè)計(jì)最重要的指標(biāo)之一。造成時(shí)序性能差的根本原因有很多，但其直接原因可分為三類：布局較差、邏輯級(jí)數(shù)過多以及信號(hào)扇出過高。
關(guān)鍵字： FPGA 時(shí)序性能