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EEPW首頁 >> 主題列表 >> fpga ip

FPGA開發(fā)要注意的十大要點

  • FPGA開發(fā)要注意的十大要點-FPGA器件選型的7個原則：器件供貨渠道和開發(fā)工具的支持、器件的硬件資源、器件的電氣接口標準、器件的速度等級、器件的穩(wěn)定等級、器件的封裝和器件的價格。
  • 關鍵字： FPGA  

6系列FPGA中使用塊RAM的心得(4)

  • 6系列FPGA中使用塊RAM的心得(4)-然后調用sinplify，對其進行綜合，結果很不順利。首先是synplify報不支持器件，才發(fā)現(xiàn)synplify 9.6.2是2008年的產(chǎn)品，比Spartan6器件還要老。更新到Synplify Pro D-2010.03之后，器件是支持了，但是一綜合就報錯停止了，卻不提示有什么錯誤。
  • 關鍵字： FPGA  RAM  

6系列FPGA中使用塊RAM的心得(3)

  • 6系列FPGA中使用塊RAM的心得(3)-接下來就是調用IPcore，來產(chǎn)生ROM的IP了。流程就不多講了，不清楚的同學可以看書，也可以簡單瀏覽一下。在建立IPcore的時候，選擇為Block Memory Generator，就進入了塊RAM的調用。
  • 關鍵字： FPGA  

ASIC設計轉FPGA時需要注意的幾點

  • ASIC設計轉FPGA時需要注意的幾點-FPGA原型驗證和其他驗證方法是不同的,任何一種其他驗證方法都是ASIC驗證中的一個環(huán)節(jié),而FPGA驗證卻是一個過程。
  • 關鍵字： FPGA  

FPGA開發(fā)基礎知識問答

  • FPGA開發(fā)基礎知識問答-首先要將安裝的ModelSim目錄下的ModelSim.ini屬性設置為存檔類型（去掉只讀）
  • 關鍵字： FPGA  

FPGA開發(fā)要掌握的六大基礎知識（3）

  • FPGA開發(fā)要掌握的六大基礎知識（3）-Xilinx FPGA開發(fā)軟件為ISE.現(xiàn)在其版本更新比較快，大家現(xiàn)在常用的版本都在ISE12.1了。
  • 關鍵字： FPGA  賽靈思  Xilinx  

影響FPGA設計周期生產(chǎn)力的最大因素是什么？

  • 影響FPGA設計周期生產(chǎn)力的最大因素是什么？-提高FPGA設計生產(chǎn)力的工具、技巧和方法，9影響FPGA設計周期生產(chǎn)力的最大因素是什么？
  • 關鍵字： FPGA  時序  

FPGA學習的四大誤區(qū)

  • FPGA學習的四大誤區(qū)-FPGA為什么是可以編程的？恐怕很多菜鳥不知道，他們也不想知道。因為他們覺得這是無關緊要的。他們潛意識的認為可編程嘛，肯定就是像寫軟件一樣啦。軟件編程的思想根深蒂固，看到Verilog或者VHDL就像看到C語言或者其它軟件編程語言一樣。
  • 關鍵字： FPGA  可編程邏輯  

在FPGA開發(fā)中盡量避免全局復位的使用？（2）

  • 在FPGA開發(fā)中盡量避免全局復位的使用？（2）-在Xilinx 的FPGA器件中，全局的復位/置位信號（Global Set/Reset (GSR)）（可以通過全局復位管腳引入）是幾乎絕對可靠的，因為它是芯片內部的信號。
  • 關鍵字： FPGA  

如何使用腳本對Xilinx FPGA編程

  • 如何使用腳本對Xilinx FPGA編程-最近在做一個GUI的項目，想試著用FPGA實現(xiàn)一個簡單的GUI。硬件基本模塊和整個硬件系統(tǒng)已經(jīng)完成設計，但是軟件程序上還處在調試階段，由于程序比較大，F(xiàn)PGA內部的BRAM已經(jīng)完全不夠用了，只能將運行的程序放到DDR DRAM中
  • 關鍵字： GUI  FPGA  Xilinx  

FPGA全局時鐘和第二全局時鐘資源的使用方法

  • FPGA全局時鐘和第二全局時鐘資源的使用方法-目前,大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設計,對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求,一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘,以達到最低的時鐘抖動和延遲。
  • 關鍵字： 全局時鐘  FPGA  賽靈思  

Verilog設計中的一些避免犯錯的小技巧

  • Verilog設計中的一些避免犯錯的小技巧-這是一個在設計中常犯的錯誤列表，這些錯誤常使得你的設計不可靠或速度較慢，為了提高你的設計性能和提高速度的可靠性你必須確定你的設計通過所有的這些檢查。
  • 關鍵字： FPGA  Verilog  

基于verilog的FPGA編程經(jīng)驗總結

  • 基于verilog的FPGA編程經(jīng)驗總結-用了半個多月的ISE，幾乎全是自學起來的，碰到了很多很多讓人DT好久的小問題，百度也百不到，后來還是都解決了，為了盡量方便以后的剛學ISE的童鞋不再因為一些小問題而糾結，把這幾天的經(jīng)驗總結了一下。好了，廢話不多說，上料！
  • 關鍵字： verilog  FPGA  

用CORDIC IP產(chǎn)生SINE波形

  • 用CORDIC IP產(chǎn)生SINE波形-以ISE10.1軟件為例，其集成的CORDIC算法IP為V3.0版本，具體步驟如下：
  • 關鍵字： CORDIC  IP  SINE  

多核處理器會取代FPGA嗎？

  • 多核處理器會取代FPGA嗎？-有人認為諸如圖形處理器（GPU）和Tilera處理器等多核處理器在某些應用中正逐步替代現(xiàn)場可編程門陳列（FPGA）。理由是這些多核處理器的處理性能要高很多，例如，由于GPU起初主要負責圖形繪制，因此，其尤其善于處理單精度（SP）及（某種情況下）雙精度（DP）浮點（FP）運算。
  • 關鍵字： FPGA  GPU  Tilera  
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