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Verilog HDL基礎(chǔ)知識(shí)9之代碼規(guī)范示例

2.Verilog HDL 代碼規(guī)范模板示例//******************************************************** // // Copyright(c)2016, ECBC // All rights reserved // // File name
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Verilog HDL基礎(chǔ)知識(shí)9之代碼規(guī)范

1.RTL CODE 規(guī)范1.1標(biāo)準(zhǔn)的文件頭在每一個(gè)版塊的開頭一定要使用統(tǒng)一的文件頭，其中包括作者名，模塊名，創(chuàng)建日期，概要，更改記錄，版權(quán)等必要信息。統(tǒng)一使用以下的文件頭：其中*為必需的項(xiàng)目//******************************************************** // // Copyright(c)2016, ECBC // All rights&nbs
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詳解CPLD/FPGA架構(gòu)與原理

可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀(jì)70年代，是在專用集成電路（ASIC）的基礎(chǔ)上發(fā)展起來的一種新型邏輯器件，是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺(tái)，其主要特點(diǎn)就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級(jí)PLD時(shí)，不需額外地改變PCB電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模
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Verilog HDL基礎(chǔ)知識(shí)8之綜合語(yǔ)句

可綜合語(yǔ)句1.要保證Verilog HDL賦值語(yǔ)句的可綜合性，在建模時(shí)應(yīng)注意以下要點(diǎn)：2.不使用initial。3.不使用#10。4.不使用循環(huán)次數(shù)不確定的循環(huán)語(yǔ)句，如forever、while等。5.不使用用戶自定義原語(yǔ)（UDP元件）。6.盡量使用同步方式設(shè)計(jì)電路。7.除非是關(guān)鍵路徑的設(shè)計(jì)，一般不采用調(diào)用門級(jí)元件來描述設(shè)計(jì)的方法，建議采用行為語(yǔ)句來完成設(shè)計(jì)。8.用always過程塊描述組合邏輯，應(yīng)在敏感信號(hào)列表中列出所有的輸入信號(hào)。9.所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)位，在使用FPGA實(shí)現(xiàn)設(shè)計(jì)時(shí)，應(yīng)盡量使
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Microchip推出低成本PolarFire SoC Discovery工具包加速RISC-V和FPGA設(shè)計(jì)

嵌入式行業(yè)對(duì)基于RISC-V?的開源處理器架構(gòu)的需求日益增長(zhǎng)，但在商用芯片或硬件方面的選擇仍然有限。為了填補(bǔ)這一空白并推動(dòng)創(chuàng)新，Microchip Technology Inc.（微芯科技公司）宣布推出PolarFire? SoC Discovery工具包。通過為嵌入式處理和計(jì)算加速提供用戶友好、功能豐富的開發(fā)工具包，Microchip可幫助各種水平的工程師采用新興技術(shù)。新發(fā)布的開源開發(fā)工具包具有支持Linux?和實(shí)時(shí)應(yīng)用的四核 RISC-V 應(yīng)用級(jí)處理器、豐富的外設(shè)和95K低功耗高性能FPGA邏輯元件。
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Verilog HDL基礎(chǔ)知識(shí)7之模塊例化

Verilog使用模塊（module）的概念來代表一個(gè)基本的功能塊。一個(gè)模塊可以是一個(gè)元件，也可以是低層次模塊的組合。常用的設(shè)計(jì)方法是使用元件構(gòu)建在設(shè)計(jì)中多個(gè)地方使用的功能塊，以便進(jìn)行代碼重用。模塊通過接口（輸入和輸出）被高層的模塊調(diào)用，但隱藏了內(nèi)部的實(shí)現(xiàn)細(xì)節(jié)。這樣就使得設(shè)計(jì)者可以方便地對(duì)某個(gè)模塊進(jìn)行修改，而不影響設(shè)計(jì)的其他部分。在verilog中，模塊聲明由關(guān)鍵字module開始，關(guān)鍵字endmodule則必須出現(xiàn)在模塊定義的結(jié)尾。每個(gè)模塊必須具有一個(gè)模塊名，由它唯一地標(biāo)識(shí)這個(gè)模塊。模塊的端口列表則描述
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Verilog HDL基礎(chǔ)知識(shí)6之語(yǔ)法結(jié)構(gòu)

雖然 Verilog 硬件描述語(yǔ)言有很完整的語(yǔ)法結(jié)構(gòu)和系統(tǒng)，這些語(yǔ)法結(jié)構(gòu)的應(yīng)用給設(shè)計(jì)描述帶來很多方便。但是 Verilog是描述硬件電路的，它是建立在硬件電路的基礎(chǔ)上的。有些語(yǔ)法結(jié)構(gòu)是不能與實(shí)際硬件電路對(duì)應(yīng)起來的，比如 for 循環(huán)，它是不能映射成實(shí)際的硬件電路的，因此，Verilog 硬件描述語(yǔ)言分為可綜合和不可綜合語(yǔ)言。下面我們就來簡(jiǎn)單的介紹一下可綜合與不可綜合。(1) 所謂可綜合，就是我們編寫的Verilog代碼能夠被綜合器轉(zhuǎn)化為相應(yīng)的電路結(jié)構(gòu)。因此，我們常用可綜合語(yǔ)句來描述數(shù)字硬件電路。(2) 所
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英特爾FPGA Vision線上研討會(huì)亮點(diǎn)搶先看

繼宣布將可編程解決方案事業(yè)部 (PSG) 作為獨(dú)立業(yè)務(wù)部門運(yùn)營(yíng)后，英特爾將于3月1日舉行FPGA Vision線上研討會(huì)。屆時(shí)，首席執(zhí)行官Sandra Rivera和首席運(yùn)營(yíng)官Shannon Poulin將分享有關(guān)全新企業(yè)品牌、公司愿景與戰(zhàn)略，以及市場(chǎng)增長(zhǎng)機(jī)會(huì)的更多信息。英特爾PSG團(tuán)隊(duì)誠(chéng)邀您參加本次線上研討會(huì)，深入了解獨(dú)立運(yùn)營(yíng)的全新FPGA公司，持續(xù)增長(zhǎng)的市場(chǎng)及客戶需求，以及我們旨在助力行業(yè)創(chuàng)新加速的產(chǎn)品路線圖。與此同時(shí)，線上研討會(huì)還將重點(diǎn)介紹FPGA在AI領(lǐng)域的布局，即如何使AI在數(shù)據(jù)中心
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Verilog HDL基礎(chǔ)知識(shí)4之阻塞賦值 & 非阻塞賦值

阻塞賦值語(yǔ)句串行塊語(yǔ)句中的阻塞賦值語(yǔ)句按順序執(zhí)行，它不會(huì)阻塞其后并行塊中語(yǔ)句的執(zhí)行。阻塞賦值語(yǔ)句使用“=”作為賦值符。例子阻塞賦值語(yǔ)句 reg x, y, z; reg [15:0] reg_a, reg_b; integer count; // 所有行為語(yǔ)句必須放在 initial 或 always 塊內(nèi)部 initial begin x
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Verilog HDL基礎(chǔ)知識(shí)4之wire & reg

簡(jiǎn)單來說硬件描述語(yǔ)言有兩種用途：1、仿真，2、綜合。對(duì)于wire和reg，也要從這兩個(gè)角度來考慮。\從仿真的角度來說，HDL語(yǔ)言面對(duì)的是編譯器（如Modelsim等），相當(dāng)于軟件思路。這時(shí)： wire對(duì)應(yīng)于連續(xù)賦值，如assignreg對(duì)應(yīng)于過程賦值，如always，initial\從綜合的角度來說，HDL語(yǔ)言面對(duì)的是綜合器（如DC等），要從電路的角度來考慮。這時(shí)：1、wire型的變量綜合出來一般是一根導(dǎo)線；2、reg變量在always塊中有兩種情況：(1)、always后的敏感表中是（a or b
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利用FPGA進(jìn)行基本運(yùn)算及特殊函數(shù)定點(diǎn)運(yùn)算

一、前言　　FPGA以擅長(zhǎng)高速并行數(shù)據(jù)處理而聞名，從有線/無線通信到圖像處理中各種DSP算法，再到現(xiàn)今火爆的AI應(yīng)用，都離不開卷積、濾波、變換等基本的數(shù)學(xué)運(yùn)算。但由于FPGA的硬件結(jié)構(gòu)和開發(fā)特性使得其對(duì)很多算法不友好，之前本人零散地總結(jié)和轉(zhuǎn)載了些基本的數(shù)學(xué)運(yùn)算在FPGA中的實(shí)現(xiàn)方式，今天做一個(gè)系統(tǒng)的總結(jié)歸納。二、FPGA中的加減乘除1.硬件資源　　Xilinx 7系列的FPGA中有DSP Slice ，叫做“DSP48E1”這一專用硬件資源，這是一個(gè)功能強(qiáng)大的計(jì)算單元，單就用于基本運(yùn)算的部分有加減單元和乘
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FPGA內(nèi)部自復(fù)位電路設(shè)計(jì)方案

1、定義　　復(fù)位信號(hào)是一個(gè)脈沖信號(hào)，它會(huì)使設(shè)計(jì)的電路進(jìn)入設(shè)定的初始化狀態(tài)，一般它作用于寄存器，使寄存器初始化為設(shè)定值；其脈沖有效時(shí)間長(zhǎng)度必須大于信號(hào)到達(dá)寄存器的時(shí)延，這樣才有可能保證復(fù)位的可靠性?！　∠旅鎸⒂懻揊PGA/CPLD的復(fù)位電路設(shè)計(jì)?！　?、分類及不同復(fù)位設(shè)計(jì)的影響　　根據(jù)電路設(shè)計(jì)，復(fù)位可分為異步復(fù)位和同步復(fù)位?！　?duì)于異步復(fù)位，電路對(duì)復(fù)位信號(hào)是電平敏感的，如果復(fù)位信號(hào)受到干擾，如出現(xiàn)短暫的脈沖跳變，電路就會(huì)部分或全部被恢復(fù)為初始狀態(tài)，這是我們不愿看到的。因此，異步復(fù)位信號(hào)是一個(gè)關(guān)鍵信號(hào)，在電路
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Verilog HDL基礎(chǔ)知識(shí)3之抽象級(jí)別

Verilog可以在三種抽象級(jí)別上進(jìn)行描述：行為級(jí)模型、RTL級(jí)模型和門級(jí)模型。行為級(jí)（behavior level）模型的特點(diǎn)如下。1、它是比較高級(jí)的模型，主要用于testbench。2、它著重于系統(tǒng)行為和算法描述，不在于系統(tǒng)的電路實(shí)現(xiàn)。3、它不可以綜合出門級(jí)模型。4、它的功能描述主要采用高級(jí)語(yǔ)言結(jié)構(gòu)，如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL級(jí)（register tr
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Verilog HDL基礎(chǔ)知識(shí)2之運(yùn)算符

Verilog HDL 運(yùn)算符介紹算術(shù)運(yùn)算符首先我們介紹的是算術(shù)運(yùn)算符，所謂算術(shù)邏輯運(yùn)算符就是我們常說的加、減、乘、除等，這類運(yùn)算符的抽象層級(jí)較高，從數(shù)字邏輯電路實(shí)現(xiàn)上來看，它們都是基于與、或、非等基礎(chǔ)門邏輯組合實(shí)現(xiàn)的，如下。/是除法運(yùn)算，在做整數(shù)除時(shí)向零方向舍去小數(shù)部分。%是取模運(yùn)算，只可用于整數(shù)運(yùn)算，而其他操作符既可用于整數(shù)運(yùn)算，也可用于實(shí)數(shù)運(yùn)算。例子：我們?cè)谏蓵r(shí)鐘的時(shí)候，必須需選擇合適的timescale和precision。當(dāng)我們使用“PERIOD/2”計(jì)算延遲的時(shí)候，必須保證除法不會(huì)舍棄小數(shù)部
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如何用內(nèi)部邏輯分析儀調(diào)試FPGA？

1 推動(dòng)FPGA調(diào)試技術(shù)改變的原因　　進(jìn)行硬件設(shè)計(jì)的功能調(diào)試時(shí)，F(xiàn)PGA的再編程能力是關(guān)鍵的優(yōu)點(diǎn)。CPLD和FPGA早期使用時(shí)，如果發(fā)現(xiàn)設(shè)計(jì)不能正常工作，工程師就使用“調(diào)試鉤”的方法。先將要觀察的FPGA內(nèi)部信號(hào)引到引腳，然后用外部的邏輯分析儀捕獲數(shù)據(jù)。然而當(dāng)設(shè)計(jì)的復(fù)雜程度增加時(shí)，這個(gè)方法就不再適合了，其中有幾個(gè)原因。第一是由于FPGA的功能增加了，而器件的引腳數(shù)目卻緩慢地增長(zhǎng)。因此，可用邏輯對(duì)I/O的比率減小了，參見圖1。此外，設(shè)計(jì)很復(fù)雜時(shí)，通常完成設(shè)計(jì)后只有幾個(gè)空余的引腳，或者根本就沒有空余的引腳能用
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