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FPGA開(kāi)發(fā)基礎(chǔ)知識(shí)問(wèn)答

FPGA開(kāi)發(fā)基礎(chǔ)知識(shí)問(wèn)答-首先要將安裝的ModelSim目錄下的ModelSim.ini屬性設(shè)置為存檔類(lèi)型（去掉只讀）
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FPGA開(kāi)發(fā)要掌握的六大基礎(chǔ)知識(shí)（3）

FPGA開(kāi)發(fā)要掌握的六大基礎(chǔ)知識(shí)（3）-Xilinx FPGA開(kāi)發(fā)軟件為ISE.現(xiàn)在其版本更新比較快，大家現(xiàn)在常用的版本都在ISE12.1了。
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影響FPGA設(shè)計(jì)周期生產(chǎn)力的最大因素是什么？

影響FPGA設(shè)計(jì)周期生產(chǎn)力的最大因素是什么？-提高FPGA設(shè)計(jì)生產(chǎn)力的工具、技巧和方法，9影響FPGA設(shè)計(jì)周期生產(chǎn)力的最大因素是什么？
關(guān)鍵字： FPGA 時(shí)序

FPGA學(xué)習(xí)的四大誤區(qū)

FPGA學(xué)習(xí)的四大誤區(qū)-FPGA為什么是可以編程的？恐怕很多菜鳥(niǎo)不知道，他們也不想知道。因?yàn)樗麄冇X(jué)得這是無(wú)關(guān)緊要的。他們潛意識(shí)的認(rèn)為可編程嘛，肯定就是像寫(xiě)軟件一樣啦。軟件編程的思想根深蒂固，看到Verilog或者VHDL就像看到C語(yǔ)言或者其它軟件編程語(yǔ)言一樣。
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在FPGA開(kāi)發(fā)中盡量避免全局復(fù)位的使用？（2）

在FPGA開(kāi)發(fā)中盡量避免全局復(fù)位的使用？（2）-在Xilinx 的FPGA器件中，全局的復(fù)位/置位信號(hào)（Global Set/Reset (GSR)）（可以通過(guò)全局復(fù)位管腳引入）是幾乎絕對(duì)可靠的，因?yàn)樗切酒瑑?nèi)部的信號(hào)。
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如何使用腳本對(duì)Xilinx FPGA編程

如何使用腳本對(duì)Xilinx FPGA編程-最近在做一個(gè)GUI的項(xiàng)目，想試著用FPGA實(shí)現(xiàn)一個(gè)簡(jiǎn)單的GUI。硬件基本模塊和整個(gè)硬件系統(tǒng)已經(jīng)完成設(shè)計(jì)，但是軟件程序上還處在調(diào)試階段，由于程序比較大，F(xiàn)PGA內(nèi)部的BRAM已經(jīng)完全不夠用了，只能將運(yùn)行的程序放到DDR DRAM中
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為基于FPGA的嵌入式系統(tǒng)進(jìn)行安全升級(jí)

為基于FPGA的嵌入式系統(tǒng)進(jìn)行安全升級(jí)-“系統(tǒng)正在更新，請(qǐng)勿關(guān)閉電源?！蔽覀兌伎吹竭^(guò)這個(gè)警告，它通常在電子器件要在閃存安裝代碼更新時(shí)出現(xiàn)。如果更新被中斷，閃存將無(wú)法正確更新，代碼將會(huì)損壞，而器件無(wú)法運(yùn)行，即“磚頭化” （bricked）。這種大家熟悉的警告存在的原因，是因?yàn)槭褂瞄W存的大多數(shù)半導(dǎo)體器件在編程或擦除操作期間需要一直供電。顯然，防止器件“磚頭化”是非常重要的。但是，只發(fā)出警告就夠了嗎？有些嵌入式器件甚至都沒(méi)有用戶(hù)顯示器，因此無(wú)法產(chǎn)生警告。在設(shè)計(jì)中如何才能確?？煽壳野踩倪h(yuǎn)程系統(tǒng)更新呢？
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FPGA全局時(shí)鐘和第二全局時(shí)鐘資源的使用方法

FPGA全局時(shí)鐘和第二全局時(shí)鐘資源的使用方法-目前,大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì),對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿(mǎn)足同步時(shí)序設(shè)計(jì)的要求,一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘,以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。
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Verilog設(shè)計(jì)中的一些避免犯錯(cuò)的小技巧

Verilog設(shè)計(jì)中的一些避免犯錯(cuò)的小技巧-這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表，這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢，為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過(guò)所有的這些檢查。
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基于verilog的FPGA編程經(jīng)驗(yàn)總結(jié)

基于verilog的FPGA編程經(jīng)驗(yàn)總結(jié)-用了半個(gè)多月的ISE，幾乎全是自學(xué)起來(lái)的，碰到了很多很多讓人DT好久的小問(wèn)題，百度也百不到，后來(lái)還是都解決了，為了盡量方便以后的剛學(xué)ISE的童鞋不再因?yàn)橐恍┬?wèn)題而糾結(jié)，把這幾天的經(jīng)驗(yàn)總結(jié)了一下。好了，廢話不多說(shuō)，上料！
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多核處理器會(huì)取代FPGA嗎？

多核處理器會(huì)取代FPGA嗎？-有人認(rèn)為諸如圖形處理器（GPU）和Tilera處理器等多核處理器在某些應(yīng)用中正逐步替代現(xiàn)場(chǎng)可編程門(mén)陳列（FPGA）。理由是這些多核處理器的處理性能要高很多，例如，由于GPU起初主要負(fù)責(zé)圖形繪制，因此，其尤其善于處理單精度（SP）及（某種情況下）雙精度（DP）浮點(diǎn)（FP）運(yùn)算。
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7 50T 入門(mén)級(jí)FPGA評(píng)估套件上手評(píng)測(cè)

7 50T 入門(mén)級(jí)FPGA評(píng)估套件上手評(píng)測(cè)-FPGA即現(xiàn)場(chǎng)可編程門(mén)陣列，屬于可編程邏輯器件的一種。隨著工藝的進(jìn)步和EDA設(shè)計(jì)工具的不斷發(fā)展，F(xiàn)PGA的門(mén)檻（學(xué)習(xí)成本和價(jià)格成本）也越來(lái)越低，目前已經(jīng)成為實(shí)現(xiàn)數(shù)字系統(tǒng)的主流平臺(tái)之一。
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FPGA的快速入門(mén)經(jīng)驗(yàn)談（part1）

FPGA的快速入門(mén)經(jīng)驗(yàn)談（part1）-有很多年輕人，被割裂了歷史，被荒廢了未來(lái)，迷茫，迷茫到幾乎絕望，不過(guò)，他們還年輕，青春尚存，還有創(chuàng)造力，還有奮斗的資本，其中不乏不甘心被拋棄，被覆蓋之人。
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FPGA開(kāi)發(fā)技巧之同步復(fù)位與異步復(fù)位的理解

FPGA開(kāi)發(fā)技巧之同步復(fù)位與異步復(fù)位的理解-前兩天和師兄討論了一下design rule其中提到了同步異步復(fù)位的比較這個(gè)常見(jiàn)問(wèn)題，據(jù)說(shuō)也是IC公司經(jīng)常問(wèn)到的一面試題。
關(guān)鍵字： FPGA 同步復(fù)位異步復(fù)位

詳細(xì)圖解在NetFPGA上創(chuàng)建一個(gè)OpenFlow Switch的網(wǎng)絡(luò)

詳細(xì)圖解在NetFPGA上創(chuàng)建一個(gè)OpenFlow Switch的網(wǎng)絡(luò)-Author: KiKiCompany：Digilent ChinaEmail : Date: 2012.02.14 目的如圖所示，我們會(huì)創(chuàng)建一個(gè)基于OpenFlow Switch的網(wǎng)絡(luò)。
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fpga介紹

FPGA是英文Field－Programmable Gate Array的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可 [ 查看詳細(xì) ]