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EEPW首頁 >> 主題列表 >> verilog-xl

實驗11：RS觸發(fā)器

  • 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握RS觸發(fā)器原理；（3）學習用Verilog HDL語言行為級描述方法描述RS觸發(fā)器電路。實驗任務本實驗的任務是描述一個RS觸發(fā)器電路，并通過STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時鐘信號clk，撥碼開關的狀態(tài)作為觸發(fā)器輸入信號S,R，觸發(fā)器的輸出信號Q和非Q，用來分別驅(qū)動開發(fā)板上的LED，在clk上升沿的驅(qū)動下，當撥碼開關狀態(tài)變化時LED狀態(tài)發(fā)生相應變化。實驗原理基本RS觸發(fā)器可以由兩
  • 關鍵字： RS觸發(fā)器  FPGA  Lattice Diamond  Verilog HDL  

實驗10：七段數(shù)碼管

  • 1. 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握數(shù)碼管驅(qū)動；（3）學習用Verilog HDL描述數(shù)碼管驅(qū)動電路。2. 實驗任務在數(shù)碼管上顯示數(shù)字。3. 實驗原理數(shù)碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構如下圖
  • 關鍵字： 七段數(shù)碼管  FPGA  Lattice Diamond  Verilog HDL  

未來的CAN——CAN XL構想簡介

  • 隨著信息技術的快速發(fā)展，用戶應用需求的增加，數(shù)據(jù)吞吐量越來越大，對CAN總線的通信數(shù)據(jù)量與通信質(zhì)量要求也越來越高，那么下一代的CAN——CAN XL會是什么樣子的呢？
  • 關鍵字： CAN DLC  CAN XL  

谷歌正在研發(fā)Pixel 4／4 XL的5G終端

  • 日經(jīng)新聞報道稱，谷歌正在研發(fā)Pixel 4／4 XL的5G版本，目前處于試驗階段，尚不清楚谷歌是否會在10月15日與4G版的Pixel 4系列一同發(fā)布。
  • 關鍵字： 谷歌  Pixel 4／4 XL  5G  

東芝存儲器最新發(fā)布XL-Flash技術

  • 據(jù)外媒報道，東芝存儲器美國子公司宣布推出一種新的存儲器（Storage Class Memory）解決方案：XL-Flash，該技術是基于創(chuàng)新的Bics Flash 3D NAND技術和SLC，XL-Flash將為數(shù)據(jù)中心和企業(yè)存儲帶來了低延遲和高性能的解決方案，樣品預計將于下月送樣檢測，或?qū)⒂?020年量產(chǎn)。
  • 關鍵字： 東芝  存儲器  XL-Flash  

最強單攝加持 谷歌Pixel 3a和Pixel 3a XL宣布：5月7日發(fā)布

  • 4月16日消息，據(jù)Phone Arena報道，谷歌宣布將于5月7日正式發(fā)布Pixel系列中端新機Pixel 3a和Pixel 3a XL。
  • 關鍵字： 谷歌    Pixel 3a  Pixel 3a XL  

一文看懂VHDL和Verilog有何不同

  • 　　當前最流行的硬件設計語言有兩種，即 VHDL 與 Verilog HDL，兩者各有優(yōu)劣，也各有相當多的擁護者。VHDL 語言由美國軍方所推出，最早通過國際電機工程師學會(IEEE)的標準，在北美及歐洲應用非常普遍。而 Verilog HDL 語言則由 Gateway 公司提出，這家公司輾轉(zhuǎn)被Cadence所購并，并得到Synopsys的支持。在得到這兩大 EDA 公司的支持后，也隨后通過了 IEEE 標準，在美國、日本及中國臺灣地區(qū)使用非常普遍。　　我們把這兩種語言具體比較下：　　1.整體結(jié)構　　點評
  • 關鍵字： VHDL  Verilog  

H.264／AVC中量化的Verilog實現(xiàn)

  • 介紹了H.264的量化算法，并用Modelsim進行了仿真，結(jié)果與理論完全一致。分析了在FPGA開發(fā)板上的資源的消耗。由此可知，完全可以用FPGA實現(xiàn)H.264的量化
  • 關鍵字： Verilog  264  AVC  

Verilog的語言要素有哪些？

  • 本章介紹Verilog HDL的基本要素，包括標識符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog硬件描述語言中的兩種數(shù)據(jù)類
  • 關鍵字： Verilog  FPGA  

如何基于設計Verilog FPGA 流水燈？

  • 1 功能概述流水廣告燈主要應用于LED燈光控制。通過程序控制LED的亮和滅， 多個LED燈組成一個陣列，依次逐個點亮的時候像流水一樣，所以叫流水燈。由于
  • 關鍵字： 流水燈  Verilog  fpga  

“老司機”十年FPGA從業(yè)經(jīng)驗總結(jié)

  • 　　大學時代第一次接觸FPGA至今已有10多年的時間,至今記得當初第一次在EDA實驗平臺上完成數(shù)字秒表、搶答器、密碼鎖等實驗時那個興奮勁。當時由于沒有接觸到HDL硬件描述語言,設計都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來的。 　　后來讀研究生,工作陸陸續(xù)續(xù)也用過Quartus II、FoundaTIon、ISE、Libero,并且學習了verilogHDL語言,學習的過程中也慢慢體會到verilog的妙用,原來一小段語言就能完成復雜的原理圖設計,而且語言的移植性可操作性比原理圖
  • 關鍵字： FPGA  Verilog  

基于verilog實現(xiàn)哈夫曼編碼的新方法

  • 傳統(tǒng)的硬件實現(xiàn)哈夫曼編碼的方法主要有：預先構造哈夫曼編碼表，編碼器通過查表的方法輸出哈夫曼編碼[1];編碼器動態(tài)生成哈夫曼樹，通過遍歷節(jié)點方式獲取哈夫曼編碼[2-3]。第一種方法從平均碼長角度看，在很多情況下非最優(yōu);第二種方法需要生成完整的哈夫曼樹，會產(chǎn)生大量的節(jié)點，且需遍歷哈夫曼樹獲取哈夫曼編碼，資源占用多，實現(xiàn)較為麻煩。本文基于軟件實現(xiàn)[4]時，使用哈夫曼樹，會提出一種適用于硬件并行實現(xiàn)的新數(shù)據(jù)結(jié)構——字符池，通過對字符池的頻數(shù)屬性比較和排序來決定各個字符節(jié)點在字符池中的歸屬。配置字符池的同時逐步生成
  • 關鍵字： verilog  哈夫曼編碼  字符池  FPGA  201712  

寫verilog代碼要有硬件的概念

  • 寫verilog代碼要有硬件的概念-因為Verilog是一種硬件描述語言，所以在寫Verilog語言時，首先要有所要寫的module在硬件上如何實現(xiàn)的概念，而不是去想編譯器如何去解釋這個module
  • 關鍵字： verilog  FPGA  

一個合格FPGA 工程師的基本要求

  • 一個合格FPGA 工程師的基本要求-一個合格的FPGA工程師需要掌握哪些知識？這里根據(jù)自己的一些心得總結(jié)一下，其他朋友可以補充啊。
  • 關鍵字： FPGA  Verilog  

Verilog設計中的一些避免犯錯的小技巧

  • Verilog設計中的一些避免犯錯的小技巧-這是一個在設計中常犯的錯誤列表，這些錯誤常使得你的設計不可靠或速度較慢，為了提高你的設計性能和提高速度的可靠性你必須確定你的設計通過所有的這些檢查。
  • 關鍵字： FPGA  Verilog  
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