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EEPW首頁 >> 主題列表 >> verilog-xl

基于verilog的FPGA編程經(jīng)驗總結(jié)

  • 基于verilog的FPGA編程經(jīng)驗總結(jié)-用了半個多月的ISE，幾乎全是自學(xué)起來的，碰到了很多很多讓人DT好久的小問題，百度也百不到，后來還是都解決了，為了盡量方便以后的剛學(xué)ISE的童鞋不再因為一些小問題而糾結(jié)，把這幾天的經(jīng)驗總結(jié)了一下。好了，廢話不多說，上料！
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verilog語言實現(xiàn)任意分頻

  • verilog語言實現(xiàn)任意分頻-原文出自：分頻器是指使輸出信號頻率為輸入信號頻率整數(shù)分之一的電子電路。在許多電子設(shè)備中如電子鐘、頻率合成器等，需要各種不同頻率的信號協(xié)同工作，常用的方法是以穩(wěn)定度高的晶體振蕩器為主振源，通過變換得到所需要的各種頻率成分，分頻器是一種主要變換手段。
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深入分析verilog阻塞和非阻塞賦值

  • 深入分析verilog阻塞和非阻塞賦值-學(xué)verilog 一個月了，在開發(fā)板上面寫了很多代碼，但是始終對一些問題理解的不夠透徹，這里我們來寫幾個例子仿真出阻塞和非阻塞的區(qū)別
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Verilog HDL簡明教程(2)

  • Verilog HDL簡明教程(2)-模塊是Verilog 的基本描述單位，用于描述某個設(shè)計的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。
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基于Verilog語言的等精度頻率計設(shè)計

  •  　　引言　　傳統(tǒng)測量頻率的方法主要有直接測量法、分頻測量法、測周法等，這些方法往往只適用于測量一段頻率，當(dāng)被測信號的頻率發(fā)生變化時，測量的精度就會下降。本文提出一種基于等精度原理的測量頻率的方法，在整個頻率測量過程中都能達到相同的測量精度，而與被測信號的頻率變化無關(guān)。本文利用FPGA(現(xiàn)場可編程門陣列)的高速數(shù)據(jù)處理能力，實現(xiàn)對被測信號的測量計數(shù);利用單片機的運算和控制能力，實現(xiàn)對頻率、周期、脈沖寬度的計算及顯示?！　〉染葴y量原理等精度測量的一個最大特點是測量的實際門控時間不是一個固定值，而
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基于Verilog FPGA 流水燈設(shè)計

  • 　　1 功能概述　　流水廣告燈主要應(yīng)用于LED燈光控制。通過程序控制LED的亮和滅， 多個LED燈組成一個陣列，依次逐個點亮的時候像流水一樣，所以叫流水燈。由于其形成美觀大方的視覺效果，因此廣泛應(yīng)用于店鋪招牌、廣告、大型建筑夜間裝飾、景觀裝飾等?！　≡贔PGA電路設(shè)計中，盡管流水燈的設(shè)計屬于比較簡單的入門級應(yīng)用，但是其運用到的方法，是FPGA設(shè)計中最核心和最常用部分之一，是FPGA設(shè)計必須牢固掌握的基礎(chǔ)知識。從這一步開始，形成良好的設(shè)計習(xí)慣，寫出整潔簡潔的代碼，對于FPGA設(shè)計師來說至
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Verilog HDL 設(shè)計模擬

  • Verilog HDL 不僅提供描述設(shè)計的能力，而且提供對激勵、控制、存儲響應(yīng)和設(shè)計驗證的建模能力。激勵和控制可用初始化語句產(chǎn)生。驗證運行過程中的響應(yīng)可以作為 “ 變化時保存 ” 或作為選通的數(shù)據(jù)存儲。最后，設(shè)計驗證可以通過在初始化語句中寫入相應(yīng)的語句自動與期望的響應(yīng)值比較完成。
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用硬件描述語言設(shè)計復(fù)雜數(shù)字電路的優(yōu)點

  • 以前的數(shù)字邏輯電路及系統(tǒng)的規(guī)模的比較小而且簡單，用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線，需要熟悉器件的內(nèi)部結(jié)構(gòu)和外部引線特點，才能達到設(shè)計要求，這個工作量和設(shè)計周期都不是我們能想象的。現(xiàn)在設(shè)計要求的時間和周期都很短，用原理圖這個方法顯然就不符合實際了。
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Verilog數(shù)據(jù)類型

  • 線網(wǎng)類型。 net type 表示 Verilog 結(jié)構(gòu)化元件間的物理連線。它的值由驅(qū)動元件的值決定，例如連續(xù)賦值或門的輸出。如果沒有驅(qū)動元件連接到線網(wǎng)，線網(wǎng)的缺省值為 z 。
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Verilog語言要素

  • Verilog HDL 中的標(biāo)識符 (identifier) 可以是任意一組字母、數(shù)字、 $ 符號和 _( 下劃線 ) 符號的組合，但標(biāo)識符的第一個字符必須是字母或者下劃線。另外，標(biāo)識符是區(qū)分大小寫的。
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Verilog HDL和VHDL的比較

  • 這兩種語言都是用于數(shù)字電子系統(tǒng)設(shè)計的硬件描述語言，而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn)，而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個是因為 VHDL 是美國軍方組織開發(fā)的，而 Verilog 是一個公司的私有財產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢？它一定有其優(yōu)越性才行，所以說 Verilog 有更強的生命力。
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Verilog串口通訊設(shè)計

  • FPGA(Field Pmgrammable Gate Array)現(xiàn)場可編程門陣列在數(shù)字電路的設(shè)計中已經(jīng)被廣泛使用。這種設(shè)計方式可以將以前需要多塊集成芯片的電路設(shè)計到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強了系統(tǒng)的可靠性和設(shè)計的靈活性。本文詳細(xì)介紹了已在實際項目中應(yīng)用的基于FPGA的串口通訊設(shè)計。本設(shè)計分為硬件電路設(shè)計和軟件設(shè)計兩部分，最后用仿真驗證了程序設(shè)計的正確性。
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基于FPGA實現(xiàn)CPCI數(shù)據(jù)通信

  • 本文設(shè)計的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054，通過Verilog HDL語言在FPGA中產(chǎn)生相應(yīng)的控制信號，完成對數(shù)據(jù)的快速讀寫，從而實現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
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CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

  • 1 引言近年來，由于微電子學(xué)和計算機技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
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抗故障攻擊的專用芯片存儲單元設(shè)計

  • 在復(fù)用檢測和線性校驗碼檢測的基礎(chǔ)上，提出互補存儲、奇偶校驗和漢明碼校驗三種存儲單元的抗故障攻擊防護方案。應(yīng)用這三種方案，用硬件描述語言Verilog設(shè)計了三種抗故障攻擊雙端口RAM存儲器，在Altera 公司的器件EP1C12Q240C8上予以實現(xiàn)。
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