一種多體制通信時間同步算法及其FPGA實現(xiàn)

　　位同步

　　位同步模塊在幀同步檢測成功后啟動(與幀同步確認(rèn)同時進(jìn)行)，利用接收同步序列的后半部分與本地同步序列的后半部分(即圖2中的本地同步序列2)之間相關(guān)性，通過利用比較時鐘與接收碼元之間的相關(guān)差來判斷本地時鐘是否需要進(jìn)行調(diào)整，從而實現(xiàn)位同步。當(dāng)最佳判決點(diǎn)處于接收信號碼元的中間位置時，位同步算法原理如圖4示，其中超前時鐘和滯后時鐘作為比較時鐘。對于最佳判決點(diǎn)不處于碼元中間的情況，只要修改圖4中超前、滯后時鐘與本地時鐘之間的相位差即可。

　　相關(guān)器采用與幀同步檢測相同的相關(guān)方法式(1)：當(dāng)最佳判決點(diǎn)處于碼元中間的情況，即本地時鐘相位與最佳判決點(diǎn)一致時，超前時鐘和滯后時鐘相位都在最佳判決點(diǎn)附近，其相關(guān)結(jié)果基本相同，本地時鐘產(chǎn)生器不需要進(jìn)行調(diào)整;當(dāng)本地時鐘相位超前于最佳判決點(diǎn)時，超前時鐘遠(yuǎn)離最佳判決點(diǎn)，其控制下相關(guān)器的輸出減小為(P1-1)/2，而滯后時鐘控制下相關(guān)器的輸出仍為(P1-1)，判決模塊通知本地時鐘產(chǎn)生器進(jìn)行滯后處理。同理，當(dāng)本地時鐘相位滯后于最佳判決點(diǎn)時，產(chǎn)生器進(jìn)行超前處理。

　　FPGA實現(xiàn)與仿真驗證

　　根據(jù)新一代無線通信統(tǒng)一平臺的特點(diǎn)，同步功能需要在FPGA內(nèi)實現(xiàn)。本文利用Altera的quartus設(shè)計軟件，采用自頂向下的模塊化設(shè)計方法，用VHDL語言完成時間同步相關(guān)的各個模塊的編程設(shè)計，并利用仿真軟件modelsim完成仿真驗證。測試系統(tǒng)如圖5。其中，發(fā)端主要包括成幀(frame)和上變頻(duc)兩個模塊，將信源數(shù)據(jù)按一定標(biāo)準(zhǔn)組成幀，并調(diào)制到一定的中心頻率發(fā)出;收端主要包括下變頻(ddc)、低通濾波(lpf)、時鐘生成(clk_gen)和同步處理(recv)等模塊。其中，recv包含了幀同步、位同步和載波同步等模塊，duc和ddc模塊為了測試存在載波頻偏時的同步算法性能而加入。測試系統(tǒng)相關(guān)參數(shù)如下。

　　clk_s1：發(fā)端碼元時鐘，1.25MHz，即發(fā)端碼元速率為1.25MHz。

　　clk_s2：發(fā)端duc模塊時鐘，80MHz(根據(jù)新一代無線通信統(tǒng)一平臺實際參數(shù)設(shè)定)。

　　clk_r1：收端本地時鐘產(chǎn)生器模塊輸入時鐘，19.98MHz，通過可控時鐘生成器(16倍分頻)產(chǎn)生1.24875MHz的本地抽樣時鐘(與發(fā)送端碼元速率相差1.25KHz)。

　　clk_r2：收端ddc模塊時鐘，與clk_s2同頻，80MHz。

　　另外，發(fā)端duc輸出信號中心頻率為20MHz，收端ddc的本地載波頻率為20.04MHz(即收發(fā)兩端存在40KHz的載波頻偏)。