T-MMB系統(tǒng)中LDPC碼譯碼器的FPGA設(shè)計與實現(xiàn)

　　變量節(jié)點處理單元(VNU)

　　在LDPC碼的迭代譯碼過程中，變量節(jié)點處理單元以加減運算為主，數(shù)據(jù)以補碼形式表示有利于簡化操作^[10]，本文實現(xiàn)的VNU流水線結(jié)構(gòu)如圖5所示。圖6表示垂直運算的FPGA運算結(jié)果，該模塊的時鐘頻率最高可以達到321.62MHz。

　　實現(xiàn)結(jié)果

　　在T-MMB系統(tǒng)中，OFDM進行逆快速傅里葉變換的速率為2.048M符號/s。接收端在接收該信號后進行8PSK軟解調(diào)，因此軟解調(diào)模塊的工作速率需要達到3×2.048MHz即6.144MHz才能滿足系統(tǒng)時序要求。本次設(shè)計中軟解調(diào)模塊的時鐘頻率可以達到216.16MHz，滿足系統(tǒng)要求。

　　譯碼器接收信息的速率為6.144MHz，需要能對每一組輸入的軟信息進行正確譯碼，保證在下一組軟信息開始譯碼的時候上一次譯碼已經(jīng)結(jié)束。則譯碼器工作頻率要滿足公式(1)要求。
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　　T為譯碼器的工作周期，N為規(guī)定的迭代次數(shù)，100+100是為了保證系統(tǒng)性能防止溢出將水平運算次數(shù)與垂直運算次數(shù)擴大為100。由公式(1)可得到譯碼工作頻率至少為30MHz，而本文實現(xiàn)譯碼器的時鐘頻率可以達到86.38MHz，可以滿足系統(tǒng)對譯碼器時鐘頻率的要求。

　　本文首先進行了Matlab浮點運算仿真，之后對譯碼器進行硬件實現(xiàn)。將Matlab中的浮點運算譯碼結(jié)果與8比特量化后經(jīng)FPGA實現(xiàn)的譯碼結(jié)果進行對比，對比結(jié)果見圖7?！　?/p>

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　　由于FPGA處理定點數(shù)據(jù)，量化后譯碼性能與浮點數(shù)運算譯碼性能有一定的差距，但該性能在可接受的范圍內(nèi)，能夠滿足系統(tǒng)對譯碼器譯碼性能的要求。

　　結(jié)束語

　　本文利用QC-LDPC碼的循環(huán)結(jié)構(gòu)，采用部分并行結(jié)構(gòu)設(shè)計實現(xiàn)了一種高效存儲的譯碼器結(jié)構(gòu)，將偏移量相同的子矩陣對應(yīng)的校驗節(jié)點信息或變量節(jié)點信息存儲在相同的塊RAM中。該方法能夠有效減少Q(mào)C-LDPC碼譯碼器對BRAM資源的需求?；赬ilinx公司Vertex-4系列FPGA的實驗結(jié)果表明，本文提出的存儲方法與傳統(tǒng)的存儲方式相比可以節(jié)約75%的BRAM資源，實驗還表明采用該方法得到的QC-LDPC碼譯碼器能夠?qū)崿F(xiàn)較高的系統(tǒng)時鐘頻率，因而能夠達到較大的譯碼吞吐量。

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