變化中的SoC設(shè)計流程

身處市場領(lǐng)先地位的SoC(系統(tǒng)單芯片)設(shè)計團隊認(rèn)為，“慣常的業(yè)務(wù)”已不復(fù)重現(xiàn)。強大的技術(shù)與商務(wù)力量(似乎獨立于EDA供應(yīng)商的路線圖)都在將SoC設(shè)計方法重新塑造為新的形式，并與僅僅幾年前的最佳實踐有非常大的差異。對很多架構(gòu)師、設(shè)計者和管理者來說，這種變化會很痛苦。然而，糾結(jié)于過去就意味著失敗。

　　這一變化有幾種促進(jìn)力量?，F(xiàn)實的財務(wù)與地理狀況已迫使對第三方IP(知識產(chǎn)權(quán))的依賴性提高，并且削弱了從下游問題到RTL(寄存器傳輸級)糾錯的反饋回路。復(fù)雜性已迫使以前下游的工作進(jìn)入到設(shè)計流的早期，尤其是激進(jìn)電源管理的設(shè)計產(chǎn)生的電源與時鐘網(wǎng)絡(luò)的復(fù)雜性。另外，先進(jìn)工藝的挑戰(zhàn)也同時影響到了前端和后端的工作。

　　推動力

　　IP可能是解決方案的一部分，而不是問題的一部分。從I/O控制器到CPU的一切IP重用，可能都對設(shè)計團隊起到了驅(qū)散和縮減作用。但I(xiàn)P的普遍使用改變了設(shè)計流的本質(zhì)。以前的流程包括：建立性能需求、將它們縮減至RTL、網(wǎng)表綜合，以及在單元中實現(xiàn)?，F(xiàn)在，設(shè)計流程變成了一組特定的復(fù)雜、日趨固定且不透明功能塊的裝配與強制封裝的過程。當(dāng)設(shè)計者在整合或封裝中遇到問題時，通常只有原始IP的開發(fā)者才能提供幫助。

　　雖然IP重用有助于減少設(shè)計的規(guī)模，但無助于減少復(fù)雜性的其它方面。尤其是對電源管理來說，時鐘門控是降低動態(tài)功耗的一種強制性設(shè)計步驟，但它也將SoC的時鐘網(wǎng)絡(luò)搞得非常復(fù)雜，因此時鐘樹實際上成為了另外的信號網(wǎng)絡(luò)，需要作提取、時序、電源與信號完整性收斂。電壓島、電源門控，以及DVFS(動態(tài)電壓/頻率縮放)正在進(jìn)入大多數(shù)設(shè)計團隊，它們的使用很可能使電源網(wǎng)格更加復(fù)雜化。

　　最后，工藝本身也在促進(jìn)著變革。盡管工藝工程師與單元庫開發(fā)者都在竭盡全力，但到65nm節(jié)點時，先進(jìn)工藝的復(fù)雜性已開始穿過定制/單元的障礙，將其呈現(xiàn)在芯片設(shè)計者面前。Virage Logic公司技術(shù)營銷總監(jiān)Lisa Minwell認(rèn)為：“我們存儲編譯器的設(shè)計者已不得不去處理工藝變動、單元驅(qū)動強度不足，以及日益復(fù)雜的DFM (可制造性設(shè)計)規(guī)則問題。”采用基于單元流程的芯片設(shè)計者現(xiàn)在要面臨所有這些問題。這些力量的結(jié)合，不僅使設(shè)計更為困難，而且還改變了設(shè)計所依從的方案。

　　艱難的開始

　　Open-Silicon公司剛做了一個1億門的無線網(wǎng)絡(luò)SoC。該公司的設(shè)計采用了TSMC(臺積電公司)的65 nm CMOS工藝。Open-Silicon公司工程副總裁Taher Madraswala稱：“設(shè)計的關(guān)鍵是先期的規(guī)劃。”Open-Silicon公司在芯片的物理設(shè)計方面與ASIC設(shè)計服務(wù)公司Brite Semiconductor公司合作，采用了來自一家無晶圓半導(dǎo)體供應(yīng)商HiSilicon公司的需求與RTL。Madraswala說，“這差不多是一個自頂向下的設(shè)計”，并指出時鐘布局對先期工作有明顯的推動作用。

　　Open-Silicon的工作開始于了解設(shè)計，完成風(fēng)險評估。他說:“這是一個非常巨大的內(nèi)核，還有一些極長的走線。因此，我們花了三天時間開會以了解時鐘結(jié)構(gòu)。”對塊的布放來說，了解各個時鐘來源、使用者以及門控結(jié)構(gòu)是必需的預(yù)備工作。如果團隊犯了錯誤，那時鐘的時序就幾乎沒有收斂的機會了。

　　Open-Silicon公司必須使用多個IP內(nèi)核實例，它們基本上確定了管腳的位置，給塊的布放帶來了另一種約束。Madraswala解釋說：“問題在于可重復(fù)性。如果你改變了內(nèi)核的定位方向，則關(guān)鍵走線的長度就變了，得到的時序就不同了。”于是，該團隊對頂層信號、時鐘和I/O作了一次預(yù)先布線，然后將這個布線作為設(shè)計分區(qū)以及其后各塊布放的基礎(chǔ)。

　　Redpine Signals公司主席兼首席執(zhí)行官Venkat Mattela說：“現(xiàn)在，很難在系統(tǒng)級對一個設(shè)計作劃分。”他指出工程師必須在早期作電源規(guī)劃。Redpine公司的設(shè)計中有一個用于嵌入系統(tǒng)應(yīng)用的極低功耗802.11n收發(fā)器，RTL中，模塊定義為獨立于芯片電源策略的實體。其后的模塊分區(qū)工作不僅產(chǎn)生了功能邊界，同時還有電壓島與時鐘域之間的邊界。因此，設(shè)計團隊可以在設(shè)計的開始，將每個RTL塊中的電源意圖(Power intent)捕捉成為一個UPF(通用電源格式)文件。

　　在設(shè)計早期還要注意其它一些問題。例如，Vitesse半導(dǎo)體公司最近開發(fā)了一款24端口的交換So C，集成了銅線PHY(物理層)塊(圖1)。該公司的設(shè)計總監(jiān)Mandeep Chadra稱，在評估設(shè)計者可以做到多大集成度時，主要的工作都是看PHY塊的功耗，因為這些塊的功耗占總功耗的大部分。他說：“在整個規(guī)劃過程中，電源一直是一個主要問題，尤其是當(dāng)我們的目標(biāo)是一個打線封裝時。”封裝問題決不能事后才定，而要進(jìn)入芯片規(guī)劃的早期決策。當(dāng)不采用倒裝芯片的信號再分配層時，片芯上I/O的布局就要反映出芯片的管腳布局。在這些頻率上，芯片必然影響到將使用的電路板布局。因此，Chadra補充說，一個交換機的物理布局會直接影響到公司的平面規(guī)劃。

　　圖1. Vitesse 7427包括一個24端口交換機和MIPS處理器，集成了PHY和MAC。