邏輯分析儀SignalTaPⅡ在系統(tǒng)級(jí)調(diào)試中的應(yīng)用

在SignalTap II的采樣之前，要進(jìn)行相關(guān)設(shè)置，比如要觀察產(chǎn)生的正弦波，先將撥碼開(kāi)關(guān)12(sel[1．．O])設(shè)置為“00”(三角波時(shí)設(shè)置為“01”，方波是設(shè)置為“10”)，再將撥碼開(kāi)關(guān)3(rst)由0變?yōu)?，產(chǎn)生一個(gè)上升沿，作為SignalTap II的采樣觸發(fā)信號(hào)。這時(shí)執(zhí)行Autorun
Analysis，就能在SignalTapII數(shù)據(jù)窗觀察到來(lái)自實(shí)驗(yàn)板上FPGA內(nèi)部的實(shí)時(shí)信號(hào)，如圖5所示。圖中依次為正弦波、三角波和方波數(shù)據(jù)。數(shù)據(jù)窗的上沿坐標(biāo)是采樣深度的二進(jìn)制位數(shù)，全程是1024位。
為了更直觀地看到波形圖，不需要進(jìn)行數(shù)／模轉(zhuǎn)換，直接右鍵單擊所要觀察的總線信號(hào)名，在彈出的下拉菜單中選擇總線顯示模式“Bus Display Format”為“Line Chart”，即可獲得如圖6所示的模擬信號(hào)波形。
從圖5、圖6可以看出輸出結(jié)果和設(shè)計(jì)需求是一致的，驗(yàn)證了設(shè)計(jì)的正確性。如果采用傳統(tǒng)的硬件測(cè)試方法，在本系統(tǒng)中還需要加入D／A轉(zhuǎn)換模塊，利用示波器觀察波形。故利用SignalTap II進(jìn)行系統(tǒng)的硬件測(cè)試是非常方便的，可以加快系統(tǒng)的開(kāi)發(fā)流程。而在整個(gè)工作流程中，STP文件的參數(shù)設(shè)置是至關(guān)重要的，它直接影響測(cè)試結(jié)果。例如在本系統(tǒng)中，采樣時(shí)鐘采用分頻后的信號(hào)，而不是采用主時(shí)鐘，因?yàn)橹鲿r(shí)鐘頻率太高，不便于觀察輸出信號(hào)。另外還有觸發(fā)信號(hào)的選擇，啟動(dòng)采樣前開(kāi)關(guān)的設(shè)置，都會(huì)直接影響輸出信號(hào)。

4 結(jié)論
嵌入式邏輯分析器SignalTap II克服了傳統(tǒng)硬件測(cè)試的缺點(diǎn)，為系統(tǒng)測(cè)試提供了一個(gè)很好的途徑。它具有實(shí)時(shí)性和可視性，減少了調(diào)試驗(yàn)證的時(shí)間，加快了設(shè)計(jì)周期。通過(guò)對(duì)Cyclone II系列EP2C8Q208C8器件的實(shí)驗(yàn)，證實(shí)該測(cè)試手段提高了系統(tǒng)的調(diào)試能力，具有很好的效果。在調(diào)試FPGA的時(shí)候，可以設(shè)置多個(gè)嵌入式測(cè)量模塊等其他功能，這樣可以加快系統(tǒng)的開(kāi)發(fā)，為社會(huì)帶來(lái)更大的經(jīng)濟(jì)效益。但是它需要占據(jù)FPGA資源(如RAM、LE等)，且資源消耗量與需采集的數(shù)據(jù)量成正比，因此采集信號(hào)的深度不能過(guò)大。此外，當(dāng)利用SignalT印II將芯片中的信號(hào)全部測(cè)試結(jié)束后，需將SignalTap II從設(shè)計(jì)中移除，以免浪費(fèi)資源。