基于散列DMA的高速串口驅(qū)動(dòng)設(shè)計(jì)

1 概 述

由于串口在電報(bào)通信、工控和數(shù)據(jù)采集等領(lǐng)域有著廣泛的應(yīng)用，絕大多數(shù)嵌入式處理器都內(nèi)置了通用異步收發(fā)器(UART)。UART數(shù)據(jù)傳輸主要通過(guò)中斷或DMA的方式實(shí)現(xiàn)。

中斷方式是在接收到數(shù)據(jù)或需要發(fā)送數(shù)據(jù)時(shí)產(chǎn)生中斷，在中斷服務(wù)程序中讀寫UART的緩沖區(qū)(FIFO)實(shí)現(xiàn)數(shù)據(jù)傳輸。由于串口通信速率一般比較低(典型值不超過(guò)115 200 bps)，大多數(shù)嵌入式系統(tǒng)都采用中斷方式來(lái)傳輸串口數(shù)據(jù)。然而，中斷服務(wù)程序需要占用CPU的時(shí)間，而串口速度的提升也必將導(dǎo)致CPU更頻繁地響應(yīng)UART中斷，這勢(shì)必會(huì)造成嵌入式系統(tǒng)的性能下降。

DMA數(shù)據(jù)傳輸無(wú)需CPU的參與，是一種更加高效的數(shù)據(jù)傳輸方式?，F(xiàn)有的DMA數(shù)據(jù)傳輸方案都是基于DMA塊傳輸方式(即Block DMA)。這種方式下每次傳輸完一個(gè)數(shù)據(jù)塊后產(chǎn)生一個(gè)DMA中斷，在高速串口通信中，頻繁的DMA中斷仍然會(huì)影響系統(tǒng)的性能。本文基于散列DMA(seatter DMA)的傳輸方式提出了一套完整的工業(yè)級(jí)高速串口驅(qū)動(dòng)設(shè)計(jì)方案，實(shí)現(xiàn)了波特率高達(dá)12 Mbps的UART數(shù)據(jù)傳輸。

2 DMA數(shù)據(jù)傳輸?shù)奶攸c(diǎn)

DMA(Direct Memory Access，直接存儲(chǔ)器訪問(wèn))，是指數(shù)據(jù)在內(nèi)存與I／O設(shè)備間的直接傳輸，數(shù)據(jù)操作由DMA控制器(DMAC)完成而不需要CPU的參與，大大提高了CPU的利用率。因此，DMA是高速數(shù)據(jù)傳輸?shù)睦硐敕绞健＠肈MA進(jìn)行數(shù)據(jù)傳輸時(shí)應(yīng)注意以下幾點(diǎn)：

①DMA傳輸需要占用系統(tǒng)總線，在此期間CPU不能使用總線。如果外設(shè)在進(jìn)行數(shù)據(jù)傳輸時(shí)不能有任何的間斷，就必須保證傳輸期間DMAC對(duì)系統(tǒng)總線的獨(dú)占，這可能會(huì)影響其他需要使用總線進(jìn)行數(shù)據(jù)傳輸?shù)脑O(shè)備。所以，系統(tǒng)總線在DMA傳輸期間是否可被搶占，要依據(jù)嵌入式系統(tǒng)的特定環(huán)境來(lái)決定。

②DMA傳輸存在緩存一致性(cache coherency)問(wèn)題。如圖1所示，DMAC和CPU是兩個(gè)平行的單元，CPU總是通過(guò)數(shù)據(jù)緩存來(lái)訪問(wèn)內(nèi)存中的數(shù)據(jù)，而DMAC則直接訪問(wèn)內(nèi)存。如果內(nèi)存中的數(shù)據(jù)被DMAC更新，而數(shù)據(jù)緩存中的數(shù)據(jù)尚未被更新，CPU獲得的某些地址的值可能并不是內(nèi)存中的真實(shí)值。為了避免這個(gè)問(wèn)題，可在DMAC更新完內(nèi)存數(shù)據(jù)后或CPU讀取被更新過(guò)的數(shù)據(jù)前刷新數(shù)據(jù)緩存，或是使用不被數(shù)據(jù)緩存映射的非緩存(non-cacheable)內(nèi)存區(qū)域。