AD9833型高精度可編程波形發(fā)生器設(shè)計(jì)方案

AD9833是可編程波形發(fā)生器,能夠產(chǎn)生正弦波、三角波、方波輸出。波形發(fā)生器廣泛應(yīng)用于各種測(cè)量、激勵(lì)和時(shí)域響應(yīng)領(lǐng)域,AD9833無需外接元件,輸出頻率和相位都可通過軟件編程,易于調(diào)節(jié),頻率寄存器是28位的,主頻時(shí)鐘為25MHz時(shí),精度為0.1Hz,主頻時(shí)鐘為1MHz時(shí),精度可以達(dá)到0.004Hz。

可以通過3個(gè)串行接口將數(shù)據(jù)寫入AD9833,這3個(gè)串口的最高工作頻率可以達(dá)到40MHz,易于與DSP和各種主流微控制器兼容。AD9833的工作電壓范圍為2.3V－5.5V。

AD9833還具有休眠功能,可使沒被使用的部分休眠,減少該部分的電流損耗,例如,若利用AD9833輸出作為時(shí)鐘源,就可以讓DAC休眠,以減小功耗,該電路采用10引腳MSOP型表面貼片封裝,體積很小。

AD9833的主要特點(diǎn)如下：

頻率和相位可數(shù)字編程;

工作電壓為3V時(shí),功耗僅為20mW;

輸出頻率范圍為0MHz－12.5MHz;

頻率寄存器為28位（在25MHz的參考時(shí)鐘下,精度為0.1Hz）;

可選擇正弦波、三角波、方波輸出;

無需外界元件;

3線SPI接口;

溫度范圍為－40℃－＋105℃。

2 AD9833的結(jié)構(gòu)及功能

2.1 電路結(jié)構(gòu)

AD9833是一塊完全集成的DDS（Direct Digital Frequency Synthesis）電路,僅需要1個(gè)外部參考時(shí)鐘、1個(gè)低精度電阻器和一個(gè)解耦電容器就能產(chǎn)生高達(dá)12.5MHz的正弦波。除了產(chǎn)生射頻信號(hào)外,該電路還廣泛應(yīng)外于各種調(diào)制解調(diào)方案。這些方案全都用在數(shù)字領(lǐng)域,采用DSP技術(shù)能夠把復(fù)雜的調(diào)制解調(diào)算法簡(jiǎn)化,而且很精確。

AD9833的內(nèi)部電路主要有數(shù)控振蕩器（NCO）、頻率和相位調(diào)節(jié)器、Sine ROM、數(shù)模轉(zhuǎn)換器（DAC）、電壓調(diào)整器,其功能框圖如圖1所示。



AD933的核心是28位的相位累加器,它由加法器和相位寄存器組成,每來1個(gè)時(shí)鐘,相位寄存器以步長(zhǎng)增加,相位寄存器的輸出與相位控制字相加后輸入到正弦查詢表地址中。正弦查詢表包含1個(gè)周期正弦波的數(shù)字幅度信息,每個(gè)地址對(duì)應(yīng)正弦波中0°－360°范圍內(nèi)的1個(gè)相位點(diǎn)。查詢表把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號(hào),去DAC輸出模擬量,相位寄存器每經(jīng)過228/M個(gè)MCLK時(shí)鐘后回到初始狀態(tài),相應(yīng)地正弦查詢表經(jīng)過一個(gè)循環(huán)回到初始位置,這樣就輸出了一個(gè)正弦波。輸出正弦波頻率為：

fOUT＝M（fMCLK/228） （1）

其中,M為頻率控制字,由外部編程給定,其范圍為0≤M≤228－1。

VDD引腳為AD9833的模擬部分和數(shù)字部分供電,供電電壓為2.3V－5.5V。AD9833內(nèi)部數(shù)字電路工作電壓為2.5V,其板上的電壓調(diào)節(jié)器可以從VDD產(chǎn)生2.5V穩(wěn)定電壓,注意：若VDD小于等于2.7V,引腳CAP/2.5V應(yīng)直接連接至VDD。

2.2 功能描述

AD9833有3根串行接口線,與SPI、QSPI、MI－CROWIRE和DSP接口標(biāo)準(zhǔn)兼容,在串口時(shí)鐘SCLK的作用下,數(shù)據(jù)是以16位的方式加載到設(shè)備上,時(shí)序圖如圖3所示,FSYNC引腳是使能引腳,電平觸發(fā)方式,低電平有效。進(jìn)行串行數(shù)據(jù)傳輸時(shí),FSYNC引腳必須置低,要注意FSYNC有效到SCLK下降沿的建立時(shí)間t7的最小值。FSYNC置低后,在16個(gè)SCLK的下降沿?cái)?shù)據(jù)被送到AD9833的輸入移位寄存器,在第16個(gè)SCLK的下降沿FSYNC可以被置高,但要注意在SCLK下降沿到FSYNC上升沿的數(shù)據(jù)保持時(shí)間ts的最小和最大值。當(dāng)然,也可以在FSYNC為低電平的時(shí)候,連續(xù)加載多個(gè)16位數(shù)據(jù),僅在最后一個(gè)數(shù)據(jù)的第16個(gè)SCLK的下降沿的時(shí)將FSYNC置高,最后要注意的是,寫數(shù)據(jù)時(shí)SCLK時(shí)鐘為高低電平脈沖,但是,在FSYNC剛開始變?yōu)榈蜁r(shí),（即將開始寫數(shù)據(jù)時(shí)）,SCLK必須為高電平（注意t11這個(gè)參數(shù)）。

當(dāng)AD9833初始化時(shí),為了避免DAC產(chǎn)生虛假輸出,RESET必須置為1（RESET不會(huì)復(fù)位頻率、相位和控制寄存器）,直到配置完畢,需要輸出時(shí)才將RESET置為0;RESET為0后的8－9個(gè)MCLK時(shí)鐘周期可在DAC的輸出端觀察到波形。

AD9833寫入數(shù)據(jù)到輸出端得到響應(yīng),中間有一定的響應(yīng)時(shí)間,每次給頻率或相位寄存器加載新的數(shù)據(jù),都會(huì)有7－8個(gè)MCLK時(shí)鐘周期的延時(shí)之后,輸出端的波形才會(huì)產(chǎn)生改變,有1個(gè)MCLK時(shí)鐘周期的不確定性,因?yàn)閿?shù)據(jù)加載到目的寄存器時(shí),MCLK的上升沿位置不確定。

3 AD9833的引腳功能及時(shí)序

AD9833的引腳排列如圖2所示,各個(gè)引腳的功能描述見表1。





AD9833的時(shí)序特性如圖3、圖4和表2所示。