BIST在SoC片上嵌入式微處理器核上的應用
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隨著科技的不斷發(fā)展，集成電路的制造工藝和設計水平得到了飛速提高，設計者能夠將非常復雜的功能集成到硅片上。將PCB板上多塊芯片的系統(tǒng)集成到一塊芯片內部，這個芯片就是系統(tǒng)級芯片，即SoC(System on Chip)。SoC芯片的特點主要有兩方面：第一是其高度的復雜性，第二是大量運用可重用的IP(Intellectual Property)模塊。以往的芯片設計往往只專注于某個特定功能的模塊設計，例如壓縮／解壓、無線模塊、網絡模塊等。而一塊SoC芯片的功能可能是多個獨立模塊的總和。另外，芯片的制造需要經歷化學、冶金、光學等工藝過程，在這些過程中可能引入物理缺陷導致其不能正常工作。因此對芯片的測試成為必不可少的環(huán)節(jié)?？蓽y性設計(Design ForTest，DFT)是在芯片的設計階段就考慮以后測試的需要，使芯片測試更加容易和充分，并降低測試成本。一個SoC包含各種可復用的功能IP核，其中嵌入式微處理器核是其中的關鍵部分，大部分都嵌有一個或多個微處理器核以獲得最好的性能。所以，對微處理器核可測性問題的研究越來越迫在眉睫。
1 傳統(tǒng)測試方法
20世紀七八十年代之前，集成電路還都是小規(guī)模電路時，測試大都通過加入激勵，探測相應的方式來完成。這種方式在電路規(guī)模不大并且頻率不快的情況下還是可行的，但是隨著集成電路規(guī)模的增長，功能驗證內容增多，或者需要使用異步激勵信號時，這樣的測試方式就存在局限性。為了提高故障點的測試覆蓋率，出現了自動向量生成(ATPG)工具。運用ATPG算法以及強大的計算機，可以檢測到盡可能多的故障點。隨著芯片規(guī)模的增長，芯片門數相對于引腳數目的比例變得太懸殊，只通過輸入／輸出引腳進行測試的方法幾乎不能再應用了，于是出現了另外一種基于掃描的測試技術――DFT。但當掃描鏈很長而且數量很多時，單芯片測試時間還是很長。同時高級測試儀器的價格急速攀升，使得BIST(Built-In Self-Test)即片內測試方法的產生成為必然。
2 幾種常用的BIST方法及其優(yōu)缺點
片內測試是節(jié)省芯片測試時間和成本的有效手段，外部測試的測試速度以每年12％的幅度增長，而片內芯片的速度以每年30％的幅度增長，這一矛盾進一步推動了BIST的應用。由于SoC芯片內部的IP種類繁多，對不同的IP核采用不同的BIST測試方法。采用BIST技術的優(yōu)點在于：降低測試成本、提高錯誤覆蓋率、縮短測試時間、方便客戶服務和獨立測試。目前BIST測試方法主要有MemBIST和LogicBIST。
2．1 MemBIST
MemBIST是面向嵌入式芯片存儲器的測試方式，用于測試存儲器工作是否正常。芯片內部有一個BISTController，用于產生存儲器測試的各種模式和預期的結果，并比較存儲器的讀出結果和預期結果。MemBIST可分為RAMBIST和ROMBIST。目前較常用的存儲器BIST算法有March算法及其變種。業(yè)界常用的工具有Mentor Graphics的MBIST Architecture。
2．1．1 RAMBIST測試結構
用RAM實現的數據Cache和指令Cache均使用普通的BIST方法。因為這兩個RAM的結構完全相同，因此為了減少面積消耗，只使用一組測試電路。在測試時有外部信號TE0、TE1分別控制RAM1、RAM2是否處于測試狀態(tài)，TE0、TE1不能同時有效。測試電路結構如圖1所示。
控制器在外部輸入信號BIST的控制下，產生讀寫控制信號、訪問地址和測試碼，對RAM的相應數據進行壓縮分析，并將得到的特征值與存放在芯片中的標準特征值比較。通過兩個I／O口報告測試結果，還實現了初步的故障診斷功能。當發(fā)現有故障時，通過TAP控制器，可以將出錯的地址移出芯片，為進一步的故障診斷和修復提供信息。
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