基于PowerPC的多網(wǎng)口系統(tǒng)抗干擾設(shè)計

3.3 未使用的重要信號的特殊處理

電路的輸入引腳一般都不懸空， 尤其是CMOS 電路的輸入引腳絕對不能懸空，否則可能會使柵極因感應(yīng)靜電而擊穿，也可能會因受到外界噪聲的干擾而破壞電路的正常邏輯關(guān)系。

在系統(tǒng)設(shè)計時， 對于MPC8360E 芯片的一些重要的不可以懸空的引腳進(jìn)行了上拉或下拉的處理。

以圖3 為例，MPC8360E 有兩個時鐘輸入CLKIN 和PCI_CLK（PCI_SYNC_IN），當(dāng)系統(tǒng)工作在PCI 缺省模式時，（本系統(tǒng)采用的工作模式）， 時鐘信號通過PCI_CLK 輸入， 并不需要CLKIN.但是引腳CLKIN 不能懸空，要通過1K 電阻連接到地。

再如PCI 信號M66EN 作為輸入引腳也不能懸空，可以上拉到固定電平，也可以下拉到地，系統(tǒng)中選用下拉到地的方式。

圖3 未使用的重要信號的特殊處理

3.4 網(wǎng)絡(luò)芯片的抗干擾處理

網(wǎng)絡(luò)芯片DP83848IVV 和DP83849IVS 都含有內(nèi)置穩(wěn)壓器，其電源反饋供電電路要正確處理。每個內(nèi)置穩(wěn)壓器有電源反饋輸入引腳和電源反饋輸出引腳，要確保其正確工作，必須將電源反饋輸入引腳連接到電源反饋輸出引腳， 而且還要在靠近各個電源反饋輸入引腳處分別并接一個0.1μF 的小電容， 以及在靠近電源反饋輸出引腳處并接一個0.1μF 的小電容和一個10μF的鉭電容。

4 抗干擾PCB 設(shè)計

高速電路系統(tǒng)PCB 設(shè)計的好壞嚴(yán)重影響了系統(tǒng)的抗干擾能力， 干擾嚴(yán)重的時候會造成系統(tǒng)無法正常工作。在進(jìn)行PCB設(shè)計時，分別考慮了系統(tǒng)分層與布局、特殊布線及電源平面地平面處理等關(guān)鍵問題。

4.1 分層與布局

確定電路板的布線層數(shù)、電源層數(shù)以及它們之間的相對排布位置對PCB 設(shè)計至關(guān)重要，成功解決這些問題，不但可以得到一個好的疊層結(jié)構(gòu)， 還可以更好地防范大多數(shù)信號整體問題和電磁兼容性（EMC）問題。多網(wǎng)口嵌入式終端系統(tǒng)，采用了六層疊層結(jié)構(gòu)，其中布線層有四層，電源層和地層各有一層，并且選擇將電源層和地層分別放在第2 層和第5 層， 以更加方便地控制信號的阻抗。

多網(wǎng)口終端系統(tǒng)的元件布局遵循信號流向原則， 把同類元器件按相同的方向擺放原則和盡可能地使互連線最短原則等一般原則，同時它的布局還注意了以下幾個方面：

⑴電源的去耦電容遵循就近原則， 即每個電源的去耦電容盡量挨著該電源引腳擺放。

⑵芯片MPC8360E 是BGA 封裝，布局時與該芯片相關(guān)的旁路電容、時鐘終端RC 電路、阻尼電阻等小零件要靠近芯片擺放。

⑶網(wǎng)絡(luò)芯片內(nèi)置穩(wěn)壓器的濾波電容要特殊放置： 在靠近各個電源反饋輸入和輸出引腳處均放置一個0.1μF 的小電容，另外靠近電源反饋輸出引腳處還要放置一個10μF 的鉭電容。

4.2 布線策略

本系統(tǒng)的PCB 設(shè)計在遵循45°拐角布線、相鄰層垂直布線等一般原則基礎(chǔ)上，使用了一些特殊的布線技巧，以減少布線對系統(tǒng)的可靠性產(chǎn)生的不利影響。

4.2.1 BGA 走線

芯片MPC8360E 是BGA 封裝，系統(tǒng)中的高頻信號大都是從此封裝拉出的，為了使BGA 自身信號的干擾降至最低，布線遵循BGA 芯片自身的走線原則。①BGA 封裝的芯片MPC8360E扇出前先將芯片由中心以十字劃分，過孔分別朝左上、左下、右上、右下方向打在芯片引腳與引腳正中間。如果走線需要，過孔可以從表面層拉出之后再打， 需要注意的是信號線不能在內(nèi)部回轉(zhuǎn)，要以輻射形態(tài)向外拉出。②當(dāng)旁路電容和芯片MPC8360E在同一面時，走線直接從芯片引腳接至旁路電容，再由旁路電容拉出打過孔到電源平面。③當(dāng)旁路電容與芯片MPC8360E 不同面時，即旁路電容在底層時，它與芯片MPC8360E 臨近的電源、地引腳共享同一個過孔，且線長不超過100mil.④電源線寬、地線寬和時鐘信號的線寬大于一般信號的線寬。

4.2.2 等長布線和蛇形布線

有些數(shù)據(jù)信號或者地址信號對實(shí)際走線長度十分敏感，如果它們的長度不匹配就會引起信號的不同步， 從而影響系統(tǒng)的正常工作。在布此類信號線時一般通過采用等長布線的技巧達(dá)到信號線長度匹配的要求。本系統(tǒng)中， ①通過等長布線， 芯片MPC8360E 的引腳LSYNC_IN 到引腳LSYNC_OUT 的長度等同于MPC8360E 到SDRAM 的長度，實(shí)現(xiàn)了同頻同相。②系統(tǒng)中用了兩片SDRAM 芯片MT48LC32M16A2,在布線時也采取了等長布線的策略。其中時鐘線長度控制在2567±25mil;控制信號線以及地址線和時鐘線等長，且線長誤差不超過±100mil;數(shù)據(jù)線盡量和時鐘線，地址線以及控制線等長但長度不長于這些線。

等長布線往往需要在規(guī)定的空間里增加布線的長度， 這時不可避免的要用到蛇形走線的技巧。如，系統(tǒng)通過蛇形走線增加SDRAM 中某些數(shù)據(jù)線和時鐘線的長度，以實(shí)現(xiàn)兩片SDRAM 數(shù)據(jù)線之間和時鐘線之間的等長。這樣做不但減少了電磁輻射，也調(diào)節(jié)了延時以滿足系統(tǒng)的時序設(shè)計要求， 從而使得系統(tǒng)更加可靠。

4.2.3 差分布線

網(wǎng)絡(luò)收發(fā)芯片DP83848IVV,DP83849IVS 中存在差分信號，如TD±，RD±，這些成對的信號在布線時要采用差分布線。一般來說，差分對信號的走線要在同一布線層（side-by-side），它們長度相同并且盡量保持平行， 這樣既可以保證兩個差分信號時刻保持相反極性， 又可避免出現(xiàn)兩線忽遠(yuǎn)忽近引起差分阻抗不一致的情況， 從而達(dá)到減少共模分量和減少反射的目的， 更有利于解決信號完整性（signal integrity）問題。以圖4 為例，系統(tǒng)PCB設(shè)計中，在PCB 繪圖軟件中對差分信號的規(guī)則進(jìn)行了設(shè)置，以達(dá)到差分布線等長等距的要求，從而提高了系統(tǒng)的抗干擾能力，有效地抑制了EMI,還使得時序定位更加準(zhǔn)確。

4.3 電源平面（線）和地平面（線）的處理

六層電路板中其中一層全部用銅箔做成地平面， 有效地解決了高頻電路的信號完整性問題。另外，電源使用整層平面，然后根據(jù)系統(tǒng)電壓的大小對電源平面進(jìn)行分割， 以減少電壓之間的相互干擾。其中，在進(jìn)行電源分割時，盡量使芯片的電源引腳就近打孔后可以直接到達(dá)電源平面。