Virtex-5FPGA設(shè)計(jì)Gbps無線通信技術(shù)設(shè)計(jì)計(jì)算

算法對資源的需求及FPGA型號的確定

分析Gbps算法鏈路中各算法的不同實(shí)現(xiàn)特點(diǎn)并對運(yùn)算量以及使用的主要資源進(jìn)行估計(jì)，可以確定所需要使用的FPGA。表1是資源需求估計(jì)與FPGA選擇的結(jié)果，表2是目標(biāo)FPGA內(nèi)部資源情況的總結(jié)。

表1Gbps無線通信基站系統(tǒng)算法鏈路對FPGA資源的需求

其中，發(fā)送端的LDPC編碼和接收端的LDPC譯碼，主要是邏輯運(yùn)算，無需乘法器資源，因此采用Virtex-5中的LXT實(shí)現(xiàn)。同步、FFT/IFFT、調(diào)制/解調(diào)、空時譯碼等算法需要消耗大量的乘法器資源，采用集成大量DSP48E模塊的SXT系列實(shí)現(xiàn)。MAC處理及網(wǎng)絡(luò)接口采用FXT系列FPGA中的2個PowerPC440處理器以及內(nèi)嵌的千兆以太網(wǎng)硬核實(shí)現(xiàn)。采用FPGA片內(nèi)的PowerPC處理器，可以大大地降低外部電路設(shè)計(jì)的復(fù)雜度，降低物理層與MAC層間數(shù)據(jù)交換的復(fù)雜性，降低系統(tǒng)傳輸延遲，而且可以利用PowerPC處理器應(yīng)用處理加速單元（APU）實(shí)現(xiàn)定制的指令，極大地提高M(jìn)AC處理的效率。

表2基站中使用的Virtex-5FPGA資源及數(shù)量統(tǒng)計(jì)

基于Virtex-5FPGA設(shè)計(jì)的Gbps無線通信基站

圖2是設(shè)計(jì)完成的Gbps無線通信基站基帶處理系統(tǒng)硬件實(shí)現(xiàn)框圖。

圖2Gbps無線通信基站基帶處理系統(tǒng)硬件實(shí)現(xiàn)框圖

根據(jù)算法需求分析的結(jié)果，Gbps基站系統(tǒng)最終以9片LX155T、17片SX95T、1片F(xiàn)X100TFPGA為中心構(gòu)建。其中用4片SX95T實(shí)現(xiàn)8天線的接收同步/解幀/解時隙，每片F(xiàn)PGA處理2天線；用4片SX95T完成全部8天線的OFDM接收的IFFT及信道估計(jì)；用8片SX95T完成4發(fā)8收的MIMO空時譯碼處理，用8片LX155T完成解調(diào)、解交織及LDPC譯碼；FX100T中的PowerPC440處理器完成MAC層收發(fā)數(shù)據(jù)處理；1片LX155T完成發(fā)送的LDPC編碼。所有FPGA均采用FF1136封裝，由于Virtex-5FPGA采用管腳兼容設(shè)計(jì)，SXT、LXT和FXT可以直接替換，降低了PCB設(shè)計(jì)的工作量，增加了系統(tǒng)應(yīng)用的靈活性。

ADC使用TI公司的11bit的ADS62P15，DAC使用ADI公司AD9779A，ADC、DAC采樣時鐘及FPGA工作時鐘頻率為122.88MHz。

Gbps基站系統(tǒng)的互連設(shè)計(jì)如下：ADC與同步FPGA間采用差分LVDS連接；各組同步/解幀/解時隙與信道估計(jì)/IFFT的FPGA以及空時譯碼與LDPC譯碼FPGA之間直接采用48對差分LVDS連接；其余FPGA互連采用14端口SerialRapdIO交換機(jī)實(shí)現(xiàn)。Gbps基站系統(tǒng)的結(jié)構(gòu)和接口整體采用高級電信計(jì)算架構(gòu)（ATCA）和SerialRapidIO構(gòu)建，模塊化的結(jié)構(gòu)和基于交換的互連使得系統(tǒng)可以方便地增加基帶處理板卡的數(shù)量或擴(kuò)展新的功能模塊。

LTE、IMT-Advanced等未來移動通信系統(tǒng)要支持大量的寬帶用戶和極高的空中接口速率，使用MIMO、OFDM、LDPC等復(fù)雜的通信信號處理算法，具有動態(tài)可重配置、計(jì)算資源動態(tài)調(diào)度能功能，對基站的計(jì)算處理和互連提出了極高的要求。以單平臺多系列的Virtex-5系列FPGA為核心設(shè)計(jì)的Gpbs無線通信基站，采用基于交換的互連和分組的數(shù)據(jù)傳輸機(jī)制，可以驗(yàn)證各種未來無線通信所使用的算法與技術(shù)，實(shí)現(xiàn)Gbps的無線傳輸通信。