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基于CPCI總線和TS201的通用雷達信號處理板設(shè)計

作者: 時間:2009-04-28 來源:網(wǎng)絡(luò) 收藏

2.3 PCI9656與連接
板是6U規(guī)格,可與J1至J5五個連接頭相連。J1是32位PCI,J2用于64位PCI或用戶自定義I/O口;J3,J4和J5是用戶自定義I/O口。為了保證板的性和可擴展性,J1與J2連接頭作為64位數(shù)據(jù)寬度的總線。PCI9656一端與FPGAl相連另一端分別與兒和J2連接頭相連。需要注意的是PCI9656與連接的引腳必須插入10 Ω的匹配電阻,以降低對背板的干擾。
2.4 Rocket_IO與DSP的連接
板通過全雙工Rocket_IO口接收板外的采集數(shù)據(jù),數(shù)據(jù)吞吐率可達1.25 Gb/s。FPGA2實現(xiàn)Rocket_IO與DSP的LinkPort之間的接口轉(zhuǎn)換,其一端連接4路Rocket_IO口相連另一端連接每片DSP的1路LinkPort,即4路鏈路口。
DSP的每路鏈路口數(shù)據(jù)吞吐率可達,1 GB/s。FPGA2對.Rocket_IO口送入的數(shù)據(jù)整理后,利用鏈路口傳輸給相應(yīng)的DSP。任意一路LinkPort能與任意一路的Rocket_IO口通信,當多路LinkPort爭用一路Rocket_IO口或多路Rocket_IO口爭用一路LinkPort時,F(xiàn)PGA2內(nèi)的總線開關(guān)模塊實現(xiàn)它們之間的仲裁。設(shè)計中信號處理板可以選用任意用戶自定義IO口作為Rocket_IO通道。

本文引用地址:http://butianyuan.cn/article/158083.htm


3 PCI9656與DSP的接口設(shè)計
PCI9656的局部端采用C模式,32位數(shù)據(jù)和32位地址線。PCI9656配置為直接從模式,即只有主機可以通過PCI9656申請局部端總線控制權(quán)訪問DSP。4片DSP與FPGAl連接方式相同,這里只給出1片DSP與PCI9656之間的接1:3邏輯轉(zhuǎn)換。DSP和PCI9656的連接如圖2所示。

PCI9656對DSP的訪問通過FPGAl間接實現(xiàn),F(xiàn)PGAl內(nèi)設(shè)計有實現(xiàn)邏輯轉(zhuǎn)換的主機接口模塊、用于數(shù)據(jù)緩存的雙口RAM模塊和DSP開關(guān)選擇模塊。
3.1 PCI9656讀DSP
(1)PCI9656使LHOLD變高申請局部總線控制權(quán);FPGA檢測到后,立即使LHOLDA變高,告知PCI9656局部總線申請成功。PCI9656使ADS和一LW/R變低,然后發(fā)送主機地址;FPGAl依據(jù)高位地址譯碼生成DSP片選信號,根據(jù)LW/R將主機接口配置為讀方式,同時使PCI9656的READY信號無效。
(2)FPGAl向相應(yīng)的DSP發(fā)HBR和RD申請總線控制權(quán)并請求讀數(shù)據(jù);DSP檢測到HBR后返回HBG和ACK。FPGAl檢測ACK到信號后,接收數(shù)據(jù)并緩存至雙口RAM。當數(shù)據(jù)傳輸完畢時DSP使RD和ACK無效,撤銷HBG,F(xiàn)PGAl接著撤銷HBR。
(3)FPGAl使READY有效,PCI9656檢測到該信號后,開始讀取雙口RAM中的數(shù)據(jù)。數(shù)據(jù)傳輸完畢后FPGAl使READY無效并收回LHOLDA,PCI9656接著撤消LHOLD,此次讀操作結(jié)束。
3.2 PCI9656寫DSP
(1)PCI9656使LHOLD變高申請局部總線控制權(quán);FPGA檢測到后,立即回應(yīng)使LHOLDA變高告知PCI9656局部總線申請成功。PCI9656使ADS變低、LW/R變高,然后發(fā)送主機地址;FPGAl根據(jù)高位地址譯碼生成DSP片選信號,根據(jù)LW/R將主機接口配置為寫方式,同時使能PCI9656的READY。
(2)PCI9656檢測到READY后,將數(shù)據(jù)寫入雙口RAM。數(shù)據(jù)傳輸完畢后PCI9656使READY無效,收回LHOLD;FPGAl接著撤消LHOLDA。
(3)FPGAl向相應(yīng)的DSP發(fā)出HBR和WRL申請總線控制權(quán)并請求對DSP寫數(shù)據(jù)操作,DSP檢測到信號返回HBG和ACK。FPGAl檢測到ACK信號后,開始將雙口RAM中的數(shù)據(jù)發(fā)送給DSP。數(shù)據(jù)傳輸完畢后FPGA使WRL無效,撤銷HBR;DSP接著撤銷HBG和ACK。此次寫操作完成。


4 結(jié) 語
提出的CPCI總線的高速信號處理板設(shè)計,繼承了CPCI總線可靠、可擴展、性強的特點。PCI9656橋芯片和FPGAl邏輯轉(zhuǎn)換芯片實現(xiàn)板外主機對DSP的訪問。通過FPGA2將Rocket_IO口與DSP的LinkPort口互聯(lián)實現(xiàn)數(shù)據(jù)的高速傳輸。


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