高可靠性微控制器設(shè)計(jì)研究

　　該 IP核可支持 128字節(jié)內(nèi)部RAM.由 2.3分析，方案采用 TMR方式對內(nèi)部 RAM進(jìn)行處理，選用 3個相同的 128字節(jié)的 RAM作為冗余的存儲器，由 mc8051_ram_fsm與 mc8051_ram_dataflow兩個模塊組成了內(nèi)部 RAM的數(shù)據(jù)通路，其中前者完成寫優(yōu)先的讀寫狀態(tài)控制，后者完成數(shù)據(jù)流向控制。數(shù)據(jù)通路負(fù)責(zé)完成數(shù)據(jù)校驗(yàn)。控制通路與數(shù)據(jù)通路組成內(nèi)部 RAM接口邏輯。經(jīng)過仿真后內(nèi)部 RAM接口結(jié)構(gòu)框圖及讀寫時序如下：

　　圖 2(B)可看出：寫數(shù)據(jù)時，數(shù)據(jù)輸入后第二個周期被寫入RAM；讀數(shù)據(jù)時，讀指令被檢測到后的第 5個周期經(jīng)校驗(yàn)后的正確數(shù)據(jù)被輸出并且被回寫給RAM。在接入工程應(yīng)用時需將外部時鐘進(jìn)行 6倍頻以配合 cpu讀寫時序。

　　3.3 外部 RAM

　　外部 RAM最大可以支持64K，同樣由 2.3分析，方案選取能糾 1位錯檢 2位錯的擴(kuò)展?jié)h明碼進(jìn)行 EDAC處理。其中，數(shù)據(jù)處理單元完成數(shù)據(jù)的編碼，解碼，地址鎖存及數(shù)據(jù)輸出功能。讀寫狀態(tài)機(jī) FSM完成外部 RAM的讀寫狀態(tài)控制，同樣，為配合 ram的 IP軟核時序，我們將 FSM設(shè)計(jì)為寫優(yōu)先。仿真后的 EDAC結(jié)構(gòu)框圖及讀寫時序如下：

　　需要指明的時上圖仿真時外部時鐘為 10Mhz,經(jīng)過 altera公司 alt_pll進(jìn)行了 6倍頻及相位調(diào)整，前一個寫指令未被執(zhí)行的原因是 PLL需要 2到 3個時鐘周期的調(diào)整穩(wěn)定頻率輸出。 EDAC模塊的讀寫時序與內(nèi)部 RAM相似，寫數(shù)據(jù)時第 2個時鐘周期經(jīng)過處理后的 8位原數(shù)據(jù)以及 4位校驗(yàn)數(shù)據(jù)一同被寫進(jìn) RAM，讀數(shù)據(jù)時，讀出的 12位數(shù)據(jù)經(jīng)過解碼糾正后在第 5個時鐘周期輸出 8位數(shù)據(jù)并將糾正后的 12位數(shù)據(jù)回寫進(jìn) RAM，以防止 SEE的積累。由時序圖可知以上設(shè)計(jì)完全符合設(shè)計(jì)要求。

　　3.4全系統(tǒng)仿真

　　在完成上述幾個方面的 IP定修改之后，對 mc8051的頂層系統(tǒng)進(jìn)行了 modelsim的綜合前仿真，仿真部分結(jié)果如下：

　　仿真時將 ROM的初始化文件設(shè)置為 mc8051文檔中的 tc1.hex，方便與原 IP核進(jìn)行對照。為在 modelsim仿真前，我們已將 altera的 altera_mf庫加入到 modelsim庫文件中。在進(jìn)行功能仿真的時候調(diào)用了其中的 alt_pll來進(jìn)行時鐘處理。在使用該 IP核時可以根據(jù)具體采用的器件來完成倍頻的功能。以上時序完全正確，說明修改后的 IP核與原 IP核功能上等同。

　　4結(jié)論

　　本文在oreganosystems公司提供的開源mc8051IP軟核的基礎(chǔ)上根據(jù)高可靠性航天電子設(shè)計(jì)的方法修改了部分模塊，實(shí)踐證明修改后的功能與原 mc8051IP 核完全相同，達(dá)到設(shè)計(jì)目的。可以根據(jù)需要將 IP核綜合后生成的網(wǎng)表文件下載進(jìn)現(xiàn)場可編程邏輯器件（ FPGA）或者進(jìn)行流片設(shè)計(jì)成 ASIC，具備航天使用價值。本文創(chuàng)新點(diǎn)：本文根據(jù)在研航天項(xiàng)目需要，定制了一種可適應(yīng)航天工作環(huán)境的微控制器 IP核。采用常用的容錯技術(shù)對普通商用 IP核進(jìn)行了加固。該 IP核的成功改造，可以一定程度上減輕我國軍品級芯片對國外的依賴，提高了效率，為后續(xù)的研究積累了寶貴經(jīng)驗(yàn)。