一種基于CPLD的QDPSK調(diào)制解調(diào)電路設(shè)計

圖3所示QDPSK調(diào)制電路引腳關(guān)系為：引腳k1表示數(shù)據(jù)時鐘clk經(jīng)過計數(shù)器4count的八分頻輸出，引腳k2表示數(shù)據(jù)時鐘k1的二分頻輸出，引腳ac和bc表示數(shù)據(jù)時鐘clk的二分頻輸出和二分頻反相輸出，引腳c0和c2表示數(shù)據(jù)時鐘ac的二分頻輸出和二分頻反相輸出，引腳c1和c3表示數(shù)據(jù)時鐘bc的二分頻輸出和二分頻反相輸出，c0、c1、c2和c3組成四相載波。引腳p1和p2表示輸入信碼數(shù)據(jù)data在時鐘的作用下串并轉(zhuǎn)換后的輸出。引腳cx和cy表示信碼數(shù)據(jù)串并轉(zhuǎn)換后，在同步時鐘的作用下差分編碼后的輸出，引腳qdpsk表示輸入的信碼數(shù)據(jù)在同步時鐘的作用下四相差分移相鍵控信號輸出。
圖3所示電路器件均可從MAX+PLUSⅡ器件庫中調(diào)用。其中二分頻電路涮用1個D觸發(fā)器和1個非門組成；串并轉(zhuǎn)換電路調(diào)用4個D觸發(fā)器組成；差分編碼電路調(diào)用2個二異或門、2個D觸發(fā)器、4個2與門、2個或非門和2個非門組成：四相選相電路調(diào)用1個74153組成。調(diào)制電路在MAX+PLUSⅡ平臺上編譯、仿真通過后，打包產(chǎn)生qdpskb組件。
2．2 QDPSK解調(diào)電路
基于CPLD設(shè)計的QDPSK解調(diào)電路如圖4所示。

圖4所示QDPSK解調(diào)電路引腳關(guān)系為：引腳clk表示恢復(fù)的數(shù)據(jù)時鐘，引腳k1表示數(shù)據(jù)時鐘clk經(jīng)過計數(shù)器4count的八分頻輸出，引腳k2表示數(shù)據(jù)時鐘k1的二分頻輸出，引腳ac和bc表示數(shù)據(jù)時鐘clk的二分頻輸出和二分頻反相輸出，引腳c0和c2表示數(shù)據(jù)時鐘ac的二分頻輸出和二分頻反相輸出，引腳c1和c3表示數(shù)據(jù)時鐘bc的二分頻輸出和二分頻反相輸出，c0、c1、c2和c3組成四相載波。引腳qdpsk表示四相差分移相鍵控信號輸入，引腳qx和qy表示四相差分移相鍵控信號的相干解調(diào)輸出。引腳x和y表示相干解調(diào)輸出在同步時鐘的作用下差分譯碼后的輸出，引腳out表示信碼差分譯碼后經(jīng)并串轉(zhuǎn)換恢復(fù)的信碼數(shù)據(jù)輸出。
電路器件從MAX+PLUSⅡ器件庫中調(diào)用。其中二分頻電路調(diào)用1個D觸發(fā)器和1個非門組成；相干解調(diào)電路調(diào)用3個異或門、6個D觸發(fā)器組成；差分譯碼電路調(diào)用2個D觸發(fā)器、3個異或門、5個非門、4個與門和2個或非門組成；并串轉(zhuǎn)換電路調(diào)用2個非門、2個與門、1個或門和1個D觸發(fā)器組成。解調(diào)電路在MAX+PLUSⅡ平臺上編譯、仿真通過后，打包產(chǎn)生qdpsky組件。