各大公司電子類招聘題目精選(IC設(shè)計）

IC設(shè)計基礎(chǔ)（流程、工藝、版圖、器件）
1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路
相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA
等的概念）。（仕蘭微面試題目）
2、FPGA和ASIC的概念，他們的區(qū)別。（未知）
答案：FPGA是可編程ASIC。
ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一
個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與
門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計
制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點
3、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）
4、你知道的集成電路設(shè)計的表達方式有哪幾種？（仕蘭微面試題目）
5、描述你對集成電路設(shè)計流程的認識。（仕蘭微面試題目）
6、簡述FPGA等可編程邏輯器件設(shè)計流程。（仕蘭微面試題目）
7、IC設(shè)計前端到后端的流程和eda工具。（未知）
8、從RTL synthesis到tape out之間的設(shè)計flow,并列出其中各步使用的tool.（未知）
9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題）
10、寫出asic前期設(shè)計的流程和相應(yīng)的工具。（威盛）
11、集成電路前段設(shè)計流程，寫出相關(guān)的工具。（揚智電子筆試）
先介紹下IC開發(fā)流程：
1.）代碼輸入（design input)
用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼
語言輸入工具：SUMMIT   VISUALHDL
            MENTOR   RENIOR
圖形輸入:    composer(cadence);  
            viewlogic (viewdraw)
2.）電路仿真（circuit simulation)
將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確
數(shù)字電路仿真工具：
    Verolog：  CADENCE     Verolig-XL
               SYNOPSYS    VCS
               MENTOR      Modle-sim
     VHDL :    CADENCE     NC-vhdl
               SYNOPSYS    VSS
               MENTOR      Modle-sim
模擬電路仿真工具：
               ***ANTI HSpice pspice，spectre micro microw**e:    eesoft : hp
3.）邏輯綜合（synthesis tools)
邏輯綜合工具可以將設(shè)計思想vhd代碼轉(zhuǎn)成對應(yīng)一定工藝手段的門級電路；將初級仿真 中所沒有考慮的門沿（gates delay）反標到生成的門級網(wǎng)表中,返回電路仿真階段進行再 仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。
12、請簡述一下設(shè)計后端的整個流程？（仕蘭微面試題目）
13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元 素？（仕蘭微面試題目）
14、描述你對集成電路工藝的認識。（仕蘭微面試題目）
15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題 目）
16、請描述一下國內(nèi)的工藝現(xiàn)狀。（仕蘭微面試題目）
17、半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）
18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果？（仕蘭微面試題目）
19、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.（未知）
20、什么叫Latchup?（科廣試題）
21、什么叫窄溝效應(yīng)? （科廣試題）
22、什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是PNP、NPN？他們有什么差
別？（仕蘭微面試題目）
23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微
面試題目）
24、畫出CMOS晶體管的CROSS-OVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn)
移特性。（Infineon筆試試題）
25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題）
26、Please explain how we describe the resistance in semiconductor. Compare  
the resistance of a metal,poly and diffusion in tranditional CMOS process.（威
盛筆試題circuit design-beijing-03.11.09）
27、說明mos一半工作在什么區(qū)。（凹凸的題目和面試）
28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試）
29、寫schematic note（？）， 越多越好。（凹凸的題目和面試）
30、寄生效應(yīng)在ic設(shè)計中怎樣加以克服和利用。（未知）
31、太底層的MOS管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公
式推導(dǎo)太羅索，除非面試出題的是個老學(xué)究。IC設(shè)計的話需要熟悉的軟件: Cadence,  
Synopsys, Avant，UNIX當然也要大概會操作。
32、unix 命令cp -r, rm,uname。（揚智電子筆試）