如何改善高壓驅(qū)動(dòng)器的性能

在大屏幕直視型平板顯示器中，需要高達(dá)200V的電壓來對(duì)等離子體(PDP)進(jìn)行電離、提取電子(FED)和旋轉(zhuǎn)或激勵(lì)微粒(EL)，以及抵消因?yàn)樾须娮瓒a(chǎn)生的寄生阻抗和電感某些應(yīng)用，如等離子顯示器中的行驅(qū)動(dòng)器，還需要高達(dá)3A的電流，如此高的電流會(huì)導(dǎo)致很高的電阻損耗以及過多的功耗

這些損失主要是因?yàn)檩敵?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/驅(qū)動(dòng)器">驅(qū)動(dòng)器晶體管在導(dǎo)通狀態(tài)的電阻(Ron)造成，當(dāng)最大處理電壓增加時(shí)該損耗增加為降低Ron，設(shè)計(jì)師要么增加輸出器件的尺寸，要么對(duì)輸出器件進(jìn)行過驅(qū)動(dòng)，然而隨著光刻工藝尺寸的減小，實(shí)現(xiàn)會(huì)變得更加困難也可以用絕緣柵極雙極型晶體管(IGBT)來減少大電流下的等效Ron

除了優(yōu)化驅(qū)動(dòng)器輸出級(jí)的電流/電壓性能，IC設(shè)計(jì)師需要使寄生電流損耗最小寄生電流是因?yàn)檗D(zhuǎn)移電流從應(yīng)用側(cè)流過器件而產(chǎn)生的該電流流過內(nèi)部體二極管，流到高電壓電源或從地流出，并導(dǎo)致器件產(chǎn)生額外的功耗設(shè)計(jì)師需要確保盡量少的電流分別注入或轉(zhuǎn)移到襯底，或從電源輸出，以避免驅(qū)動(dòng)器的損壞(閉鎖)

最后一點(diǎn)值得注意的是，由顯示IC實(shí)現(xiàn)的邏輯功能越來越重要，每個(gè)驅(qū)動(dòng)器芯片輸出的不斷增加需要邏輯部分的更高邏輯密度和速度所有的大屏幕直視顯示器驅(qū)動(dòng)器在輸入端內(nèi)置控制電路，大多數(shù)這些芯片還在輸出級(jí)集成轉(zhuǎn)換器因此，需要能實(shí)現(xiàn)更有效集成的制造工藝，使得大電壓、大電流級(jí)與復(fù)雜的低電壓控制電路在同一個(gè)芯片上共存

電氣因素、寄生效應(yīng)和控制邏輯三個(gè)主要因素的組合影響制造工藝的選擇設(shè)計(jì)師正在努力尋找當(dāng)前的制造工藝在優(yōu)勢(shì)和局限性上的最佳平衡：高壓CMOS(HV-CMOS)、雙極CMOS-DMOS(BCD)以及絕緣硅(SOI)技術(shù)

HV-CMOS是一種標(biāo)準(zhǔn)的MOS工藝，具有用于高壓器件的擴(kuò)展漏極Bipolar-CMOS-DMOS(BCD)是來自意法半導(dǎo)體公司的專有工藝技術(shù)，是雙極工藝、CMOS工藝和擴(kuò)散MOS(DMOS)技術(shù)的結(jié)合在CMOS和BCD工藝中，組件通過反向偏置二極管進(jìn)行電氣隔離，其硅面積與晶體管工作電壓成正比這稱為結(jié)隔離

HV-CMOS在表面?zhèn)鲗?dǎo)電流，因此需要額外的硅面積來實(shí)現(xiàn)漏極和源極觸點(diǎn)，BCD使用垂直MOS晶體管，具有部分內(nèi)埋入的漏極電極，電流在晶體管內(nèi)流動(dòng)對(duì)于功率要求高的應(yīng)用來說，采用BCD工藝的雙極器件可以產(chǎn)生最高的電流密度

盡管存在寄生效應(yīng)，BCD器件可以設(shè)計(jì)為工作在寄生器件被觸發(fā)的條件外，即使在最壞情況下，寄生晶體管的增益也被顯著地降低對(duì)于指定的器件大小，與采用傳統(tǒng)的高電壓CMOS工藝的厚氧化物上的PMOS相比，下沉層和埋入層的DMOS結(jié)構(gòu)提供高得多的抗閉鎖性能DMOS消除了采用高電壓CMOS工藝的高增益寄生晶體管的問題，因此對(duì)于給定的電流值提供了更穩(wěn)定、更小的解決方案

SOI采用了電介質(zhì)隔離的原理，其中的器件被絕緣的二氧化硅(SiO2)隔離與結(jié)隔離相比，在SOI中的絕緣面積實(shí)際上與工作電壓無關(guān)，在采用相同的光刻工藝條件下不影響總的硅片尺寸氧化物隔離層避免了電流漏入到襯底，或者從電源轉(zhuǎn)移，并且寄生電容大大地降低，從而產(chǎn)生較低的功耗和更快的工作頻率SOI方法提供非常優(yōu)越的功率管理、更快的開關(guān)頻率，以及集成IGBT器件的選項(xiàng)，這對(duì)于采用結(jié)隔離工藝來說是不可能的然而，這些好處需要平衡考慮因?yàn)樵赟OI結(jié)構(gòu)頂部額外的硅片層帶來的附加成本

對(duì)于當(dāng)今的大尺寸顯示器來說，高電壓CMOS似乎在更低的電壓和電流級(jí)別找到用武之地(見圖1)

圖1：不同的工藝在電流和電壓方面的折衷

在需要大電流的40到100V之間的電壓范圍，ST公司專有的BCD技術(shù)能實(shí)現(xiàn)高集成度、高電壓和低成本的最佳折衷然而，隨著驅(qū)動(dòng)器輸出數(shù)量的不斷增加(最高達(dá)256個(gè)輸出)，寄生效應(yīng)會(huì)相應(yīng)地成倍數(shù)增加，導(dǎo)致功耗增加

對(duì)于電壓高于100V的高密度應(yīng)用，需要在標(biāo)準(zhǔn)BCD工藝中包含SOI特性，以在不犧牲集成密度和抑制IC結(jié)構(gòu)中的寄生單元的條件下承受高的電壓通過將硅層與襯底隔離，SOI減少了在開關(guān)操作中晶體管需要移動(dòng)的電荷數(shù)量，增加了開關(guān)速度，相對(duì)于CMOS工藝芯片減少了開關(guān)能量

ST的工藝工程師最近開發(fā)了0.32um尺寸的帶SOI特性的BCD工藝(BCD6-SOI)，其目標(biāo)應(yīng)用包括90~190V，能保持高于1.4A的電流以及適合實(shí)現(xiàn)復(fù)雜的系統(tǒng)功能該工藝能有助于降低顯示器驅(qū)動(dòng)器的高電壓輸出級(jí)的尺寸，以及能嵌入新的驅(qū)動(dòng)協(xié)議，例如RSDS(小擺幅差分信號(hào))，并最終通過集成能量恢復(fù)控制(ERC)優(yōu)化功耗